JPS62231499A - Sample holding circuit - Google Patents
Sample holding circuitInfo
- Publication number
- JPS62231499A JPS62231499A JP61073764A JP7376486A JPS62231499A JP S62231499 A JPS62231499 A JP S62231499A JP 61073764 A JP61073764 A JP 61073764A JP 7376486 A JP7376486 A JP 7376486A JP S62231499 A JPS62231499 A JP S62231499A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- hold
- switching
- turned
- switching means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000005070 sampling Methods 0.000 claims abstract description 23
- 239000003990 capacitor Substances 0.000 claims description 35
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 206010025482 malaise Diseases 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
【発明の詳細な説明】
本発明サンプルホールド回路を以下の項目に従って説明
する。DETAILED DESCRIPTION OF THE INVENTION The sample and hold circuit of the present invention will be explained according to the following items.
Ａ、産業上の利用分野
Ｂ０発明の概要
Ｃ１従来技術［第６図、第７図］
Ｄ９発明が解決しようとする問題点
Ｅ０問題点を解決するための手段
Ｆ０作用
Ｇ、実施例［第１図乃至第５図］
ａ、一つの実施例［第１図乃至第３図］ａ−１１回路構
成［第１図、第２図］
ａ−２０回路動作［第３図］
ｂ、他の実施例［第４図、第５図］
Ｈ，ＪＡ明の効果
（Ａ、産業上の利用分野）
本発明は新規なサンプルホールド回路に関するものであ
る。A. Industrial field of application B0 Overview of the invention C1 Prior art [Figs. 6 and 7] D9 Problems to be solved by the invention E0 Means for solving the problems F0 Effects G. Examples [First Figures to Figures 5] a. One embodiment [Figures 1 to 3] a-11 Circuit configuration [Figures 1 and 2] a-20 Circuit operation [Figure 3] b. Other implementations Example [Fig. 4, Fig. 5] Effect of H. JA Akira (A. Field of Industrial Application) The present invention relates to a novel sample-and-hold circuit.
（Ｂ、発明の概要）
本発明はサンプルホールド回路において、徒らに高性能
の素子を用いなくても素子のバラツキ、温度特性に起因
したオフセット、１／ｆノイズの発生がなく、高速動作
するようにするため。(B. Summary of the Invention) The present invention provides a sample-and-hold circuit that operates at high speed without the occurrence of element variations, offsets due to temperature characteristics, or 1/f noise without using unnecessary high-performance elements. To make it so.
ホールド容量と、該ホールド容量を介して入力信号を受
ける反転回路と、サンプル時にオンして入力信号による
ホールド容量の充電を許容する第１のスイッチング手段
と、サンプル時にオンして反転回路の入出力間を短絡し
てホールド容量の反転回路側の端子を所定電位にする第
２のスイッチング手段、と、ホー“ルビ時にオンして反
転回路の出力側をホールド容量の反転回路と反対側の端
子に接続する第３のスイッチング手段を有することを特
徴とするものである。a hold capacitor, an inverting circuit that receives an input signal via the hold capacitor, a first switching means that is turned on during sampling to allow charging of the hold capacitor by the input signal, and a first switching means that is turned on during sampling to input and output the inverting circuit. a second switching means that connects the terminal of the hold capacitor on the inverting circuit side to a predetermined potential by short-circuiting between the two switching means; It is characterized in that it has a third switching means for connecting.
（Ｃ，従来技術）［第６図、第７図］ サンプルホールド回路として第６図（Ａ）。(C, prior art) [Figures 6 and 7] FIG. 6(A) shows a sample and hold circuit.
ＣＢ）及び第７図（Ａ）、（Ｂ）に示すものである。そ
して、第６図に示すものは（Ａ）に示すように、入力電
圧Ｖｉｎをスイッチング回路ｓｗを介してホールド用コ
ンデンサＣに印加するようにし、そして該コンデンサＣ
の出力をバッファ用オペアンプＡｍｐからなるボルテー
ジフロアを介して取り出すようにしたものである。そし
て、同図（Ｂ）に示すように、スイッチング回路ｓｗを
パルスφによってオン、オフさせることにより、サンプ
ルとホールドとを交互に行なわせるようにしている。CB) and those shown in FIGS. 7(A) and (B). In the case shown in FIG. 6, as shown in (A), the input voltage Vin is applied to the hold capacitor C via the switching circuit sw, and the capacitor C
The output is taken out via a voltage floor consisting of a buffer operational amplifier Amp. As shown in FIG. 3B, the switching circuit sw is turned on and off by the pulse φ, so that sampling and holding are performed alternately.
また、第７図に示すものは同図（Ａ）に示すようにＰチ
ャンネルＭＯ３ＦＥＴＱＰとＮチャンネルＭＯ３ＦＥＴ
Ｑｎとをパラレルに接続し。In addition, what is shown in FIG. 7 is a P-channel MO3FETQP and an N-channel MO3FET as shown in FIG.
Connect Qn in parallel.
ＭＯＳＦＥＴＱｎにスイッチングパルスφを、ＭＯ５Ｆ
ＥＴＱｐにスイッチングパルスφを反転したパルスφを
印加してＱｐとＱｎのパラレル回路をオン、オフするこ
とによりサンプルとホールドとを交互に行なわせるよう
にしている。Switching pulse φ is applied to MOSFETQn, MO5F
A pulse φ obtained by inverting the switching pulse φ is applied to ETQp to turn on and off the parallel circuits of Qp and Qn, thereby alternately performing sampling and holding.
（Ｄ、発明が解決しようとする問題点）ところで、第６
図（Ａ）に示すようなサンプルホールド回路は、ＭＯＳ
ＩＣで回路を構成した場合、バッファ用オペアンプとし
てリニアリティ。(D. Problem that the invention attempts to solve) By the way, the 6th problem
The sample and hold circuit shown in figure (A) is a MOS
When the circuit is configured with an IC, linearity is achieved as a buffer operational amplifier.
ＤＣオフセット等に関して性能の優れたものが得難い、
従って、サンプルした入力電圧と同じ電圧を出力電圧と
して出力する高精度なＭＯＳサンプルホールド回路は得
ることがきわめて難しく、高速性もオーディオ用として
は充分であってもビデオ用としては不充分であった。It is difficult to obtain products with excellent performance regarding DC offset, etc.
Therefore, it is extremely difficult to obtain a high-precision MOS sample-and-hold circuit that outputs the same voltage as the sampled input voltage as an output voltage, and although its high speed is sufficient for audio applications, it is insufficient for video applications. .
また、第７図（Ａ）に示すようなサンプルホールド回路
は、入力電圧Ｖｉｎが謂わば電源電圧となり、そして、
ＭＯＳＦＥＴＱＰ、Ｑｎを駆動するスイッチングパルス
には同図（Ｂ）に示すように無視できない立ち上がり時
間ｔｄ、立ち下がり時間ｔｄがあるのでＭＯ５ＦＥＴＱ
ｐ、Ｑｎがオンからオフに、あるいはオンからオフに切
換わるに要する時間が入力電圧Ｖｉｎの大きさによって
変化する。従って、入力電圧Ｖｉｎの大きさによってＭ
Ｏ５ＦＥＴＱｐ、Ｑｎの応答速度が異なり、サンプリン
グタイミングのジッタが生じる。Further, in a sample hold circuit as shown in FIG. 7(A), the input voltage Vin becomes the so-called power supply voltage, and
The switching pulses that drive MOSFETQP and Qn have a rise time td and a fall time td that cannot be ignored, as shown in the same figure (B), so MOSFETQ
The time required for p and Qn to switch from on to off or from on to off changes depending on the magnitude of the input voltage Vin. Therefore, depending on the magnitude of the input voltage Vin, M
The response speeds of the O5FETs Qp and Qn are different, resulting in jitter in the sampling timing.
本発明は上記問題点を解決すべく為されたもので、素子
のバラツキ、温度依存性に起因したＤＣオフセット、１
／ｆノイズの発生がなく、サンプリングジッタがなく高
精度で高速に動作するサンプルホールド回路を衝らに高
性能な素子を用いることなく提供することを目的とする
ものである。The present invention was made to solve the above-mentioned problems.
It is an object of the present invention to provide a sample-and-hold circuit that does not generate /f noise, has no sampling jitter, and operates with high precision and high speed without using any high-performance elements.
（Ｅ、問題点を解決するための手段）
本発明サンプルホールド回路は、上記問題点を解決する
ため、ホールド容量と、該ホールド容量を介して入力信
号を受ける反転回路と、サンプル時にオンして入力信号
によるホールド容量の充電を許容する第１のスイッチン
グ手段と、サンプル時にオンして反転回路の入出力間を
短絡してホールド容量の反転回路側の端子を所定電位に
する第２のスイッチング手段と、ホールド時にオンして
反転回路の出力側をホールド容量の反転回路と反対側の
端子に接続する第３のスイッチング手段を有することを
特徴とするものである。(E. Means for Solving the Problems) In order to solve the above problems, the sample and hold circuit of the present invention includes a hold capacitor, an inverting circuit that receives an input signal via the hold capacitor, and a circuit that is turned on at the time of sampling. A first switching means that allows the hold capacitor to be charged by an input signal, and a second switching means that is turned on during sampling to short-circuit between the input and output of the inverting circuit to set the terminal of the hold capacitor on the inverting circuit side to a predetermined potential. The device is characterized in that it has a third switching means that is turned on during hold to connect the output side of the inverting circuit to the terminal of the hold capacitor on the opposite side of the inverting circuit.
（Ｆ、作用）
本発明サンプルホールド回路においては、サンプル時に
はコンデンサは入力電圧（ｖｉｎとする）と上記所定電
圧（ｖ ｔｐとする）との差の電圧Ｖｉｎ−Ｖｔｐによ
り充電される。そして、ホールド時には１反転回路の入
力側の電圧（Ｖｉとする）と上記所定電圧Ｖｔｐとの差
を反転回路によって増幅（ゲインをＧｉｎｖとする）し
たものが出力電圧（Ｖ ｏｕｔとする）と上記所定電圧
Ｖｔｐとの差となって現われた状態になる。そして、上
記出力電圧Ｖ ｏｕｔは反転回路の入力電圧ＶＥにコン
デンサの端子電圧即ちＶｉｎ−Ｖｔｐを加算した値とな
る。(F. Effect) In the sample-and-hold circuit of the present invention, at the time of sampling, the capacitor is charged by the voltage Vin-Vtp, which is the difference between the input voltage (denoted as vin) and the above-mentioned predetermined voltage (denoted as vtp). During hold, the difference between the voltage on the input side of the 1-inverting circuit (denoted as Vi) and the above-mentioned predetermined voltage Vtp is amplified by the inverting circuit (the gain is designated as Ginv), and the output voltage (denoted as V out) is the output voltage (denoted as V out) and the above-mentioned predetermined voltage Vtp. This state occurs as a difference from the predetermined voltage Vtp. The output voltage V out is the sum of the input voltage VE of the inversion circuit and the terminal voltage of the capacitor, ie, Vin-Vtp.
従って、次の２つの式が成立する。Therefore, the following two equations hold true.
−Ｇｉｎｖ （Ｖ ｔ −Ｖｔｐ） ＝Ｖｏｕｔ −
ＶｔｐＶ ｔ ＋ （Ｖｉｎ−Ｖｔｐ） ＝Ｖｏｕｔ上
記２つの式から次式が成立する。−Ginv (V t −Vtp) =Vout −
VtpV t + (Vin-Vtp) = Vout The following equation is established from the above two equations.
１＋Ｇ ｉｎｖ １＋Ｇ ｉｎｖしかして、Ｇｉ
ｎｖ、即ち反転回路のゲインが１よりも相当に大きれば
Ｖｏｕｔ＞Ｖｉｎとなる。従って、本発明サンプルホー
ルド回路の精度は反転回路を構成する素子の精度に倹存
せず、単にゲインにのみ依存することになり、反転回路
としてゲインの高いものさえ選べば非常に高精度のサン
プルホールド回路をさほど高い精度を宥しない素子によ
って構成することができる。1+G inv 1+G invSo, Gi
If nv, that is, the gain of the inverting circuit, is considerably larger than 1, Vout>Vin. Therefore, the accuracy of the sample-and-hold circuit of the present invention does not depend on the accuracy of the elements constituting the inverting circuit, but simply depends on the gain. The hold circuit can be constructed from elements that do not allow for very high precision.
しかも、サンプルするときのコンデンサの反転回路側の
端子のレベルは上記所定電位に決まっており、サンプル
値は第２のスイッチング手段がオフしたときに決定され
、サンプルタイミングが入力電圧の大きさによって変化
するという惧れは全くない、従って、サンプリングシッ
クをなくすことができるのである。Furthermore, the level of the terminal on the inverting circuit side of the capacitor when sampling is fixed at the above-mentioned predetermined potential, the sample value is determined when the second switching means is turned off, and the sample timing changes depending on the magnitude of the input voltage. There is no fear that this will occur, so sampling sickness can be eliminated.
（Ｇ、実施例）［第１図乃至第５図］
以下に、本発明サンプルホールド回路を添附図面に示し
た実施例に従って詳細に説明する。(G. Embodiment) [FIGS. 1 to 5] The sample and hold circuit of the present invention will be described in detail below according to the embodiment shown in the accompanying drawings.
（ａ、一つの実施例）［第１図乃至第３図］第１図乃至
第３図は本発明サンプルホールド回路の実施の一例を説
明するためのものである。(a. One Embodiment) [FIGS. 1 to 3] FIGS. 1 to 3 are for explaining an example of implementation of the sample and hold circuit of the present invention.
（ａ−１，回路構成）［第１図、第２図］第１図は回路
図で５同図においてＳＷｌは入力電圧Ｖｉｎが入力され
る入力端子とコンデンサＣの一端との間に介挿されたス
イッチング回路で、スイッチングパルスφ１によりスイ
ッチング制御される。スイッチング回路ＳＷ１の他端は
インバータＩＮＶの入力端子に接続され、該インバータ
ＩＮＶの出力端子がそのままこのサンプルホールド回路
の出力端子となる。そして、インバータＩＮＶの出力端
子と入力端子との間にスイッチング回路ＳＷ２が接続さ
れ、コンデンサＣとスイッチング回路ＳＷｌとの接続点
とインバータＩＮＶの出力端子との間にスイッチング回
路ＳＷ３が接続されている。上記スイッチング回路ＳＷ
２はスイッチングパルスφ２によりスイッチング制御さ
れ、スイッチング回路ＳＷ３がスイッチングパルスφ３
によりスイッチング制御される。(a-1, circuit configuration) [Figures 1 and 2] Figure 1 is a circuit diagram. 5 In the figure, SWl is inserted between the input terminal to which the input voltage Vin is input and one end of the capacitor C. In this switching circuit, switching is controlled by a switching pulse φ1. The other end of the switching circuit SW1 is connected to the input terminal of the inverter INV, and the output terminal of the inverter INV directly serves as the output terminal of this sample and hold circuit. A switching circuit SW2 is connected between the output terminal and the input terminal of the inverter INV, and a switching circuit SW3 is connected between the connection point between the capacitor C and the switching circuit SWl and the output terminal of the inverter INV. The above switching circuit SW
2 is switched by the switching pulse φ2, and the switching circuit SW3 receives the switching pulse φ3.
Switching is controlled by
第２図はインバータＩＮＶの回路構成を示すもａ＞で、
ＱｐはＰチャンネＡｚＭＯＳＦＥＴ、ＱｎはＮチャンネ
ルＭＯ５ＦＥＴであり、その２つのＭＯＳＦＥＴＱＰ、
Ｑｎが互いに直列に接続され、同じ電圧Ｖｉｎを入力電
圧として共通に受ける。そして、その接続点がオン状態
の出力端子となる。Figure 2 shows the circuit configuration of the inverter INV.
Qp is a P-channel AzMOSFET, Qn is an N-channel MO5FET, and the two MOSFETs QP,
Qn are connected in series with each other and commonly receive the same voltage Vin as an input voltage. Then, the connection point becomes an output terminal in an on state.
（ａ−２，回路動作）［第３図］
第３図はタイムチャートで、各スイッチング回路５ｗｔ
−５Ｗ３をスイッチング制御するスイッチングパルスを
示す。(a-2, circuit operation) [Figure 3] Figure 3 is a time chart, and each switching circuit 5wt
-5W3 switching pulses are shown.
サンプル時にはスイッチング回路ＳＷ１及びＳＷ２をオ
ン状態にし、スイッチング回路ＳＷ３をオフ状態にする
。このときは、オン状態の２つのＭＯＳＦＥＴＱｐとＱ
ｎとの接続点（出力端子）と、その入力側との間がスイ
ッチング回路ＳＷ３によって短絡された状態になり、そ
の結果、コンデンサＣのインバータ側の端子の電圧はそ
の２つのＭＯＳＦＥＴＱｐとＱｎとのレシオで決まるタ
ーニング電圧Ｖｔｐ（略１／２Ｖｄｄ）となる、従らて
、コンデンサＣは入力電圧Ｖｉｎとターニング電圧Ｖｔ
ｐとの差の電圧Ｖｉｎ−Ｖｔｐで充電される。ちなみに
、この充電によってコンデンサＣに帯電する電荷Ｑｓは
次式で表わされる。During sampling, switching circuits SW1 and SW2 are turned on, and switching circuit SW3 is turned off. At this time, the two MOSFETs Qp and Q in the on state are
The connection point (output terminal) with MOSFET n and its input side are short-circuited by switching circuit SW3, and as a result, the voltage at the inverter side terminal of capacitor C is equal to that of the two MOSFETs Qp and Qn. The turning voltage Vtp (approximately 1/2 Vdd) is determined by the ratio. Therefore, the capacitor C is connected to the input voltage Vin and the turning voltage Vt.
It is charged with the voltage Vin-Vtp, which is the difference between p and p. Incidentally, the electric charge Qs charged to the capacitor C by this charging is expressed by the following equation.
Ｑ ｓ＝ （Ｖｉｎ−Ｖｔｐ） Ｃ 尚、この式においてＣはコンデンサＣの容量である。Qs=(Vin-Vtp)C Note that in this equation, C is the capacitance of the capacitor C.
ホールド時にはスイッチング回路ＳＷＩ、ＳＷ２をオフ
状態にし、スイッチング回路ＳＷをオン状態する。する
と、インバータＩＮＶの出力端子がコンデンサＣの反イ
ンバータ側の端子に接続された回路、即ち、コンデンサ
ＣとインバータＩＮＶとによるループが形成される。そ
の結果、次の２式が成立する。During hold, the switching circuits SWI and SW2 are turned off, and the switching circuit SW is turned on. Then, a circuit is formed in which the output terminal of the inverter INV is connected to the opposite terminal of the capacitor C, that is, a loop is formed by the capacitor C and the inverter INV. As a result, the following two equations hold true.
−Ｇｉｎｖ （Ｖ ｉ −Ｖｔｐ） ＝Ｖｏｕｔ −
ＶｔｐＶ ｉ ＋ （Ｖｉｎ−Ｖｔｐ） ＝Ｖｏｕｔ尚
、ｖｉはインバータＩＮＶの入力側の電圧、Ｇｉｎマは
インバータＩＮＶのゲインである。−Ginv (V i −Vtp) =Vout −
VtpV i + (Vin-Vtp) = Vout where vi is the voltage on the input side of the inverter INV, and Gin is the gain of the inverter INV.
その結果、次式が成立する。As a result, the following equation holds true.
そして、Ｇｉｎマが非常に大きい（１よりも相当に大き
い）場合には、
Ｖ ｏｕｔゴＶｉｎ
といえる、従って、インバータＩＮＶとして大きなゲイ
ンＧｉｎマを有するものを選べば、それを構成するＭＯ
ＳＦＥＴ等の素子がさほど高い精度を有していなくても
サンプルホールド回路の精度を高くすることができる。When Gin is very large (considerably larger than 1), it can be said that V out is equal to Vin. Therefore, if you select an inverter INV with a large gain Gin, the MO
Even if elements such as SFETs do not have very high precision, the precision of the sample and hold circuit can be increased.
そして、スイッチング回路ＳＷＩよりもＳＷ２の方が先
にオフしないようにさえすれば、即ち、コンデンサＣに
印加された入力電圧Ｖｉｎがスイッチング回路ＳＷ１に
より切られる前にＳＷ２を切ると、コンデンサＣに充電
される電荷ｆｆ１Ｑはスイッチング回路ＳＷ２のそのタ
ーンオフ時に決定されることになるので、ＳＷ２のオフ
するタイミングでサンプル値が決まる。従って、第７図
に示すサンプルホールド回路のように入力電圧の大きさ
によってサンプルタイミングがずれるという惧れはない
。As long as SW2 is not turned off before the switching circuit SWI, that is, if SW2 is turned off before the input voltage Vin applied to the capacitor C is turned off by the switching circuit SW1, the capacitor C is charged. Since the charge ff1Q to be generated is determined when the switching circuit SW2 is turned off, the sample value is determined at the timing when SW2 is turned off. Therefore, unlike the sample and hold circuit shown in FIG. 7, there is no fear that the sample timing will shift depending on the magnitude of the input voltage.
尚、スイッチング回路ＳＷＩがオフする前に。Note that before the switching circuit SWI is turned off.
スイッチング回路ＳＷ２をオフさせるため予めスイッチ
ング回路ＳＷ２のオフタイミングを第３図の２点鎖線で
示すようにスイッチング回路ＳＷＩのオフタイミングよ
りも時間ｔだけ前に設定しておくようにしても良い。In order to turn off the switching circuit SW2, the off timing of the switching circuit SW2 may be set in advance by a time t before the off timing of the switching circuit SWI, as shown by the two-dot chain line in FIG.
（ｂ、他の実施例）〔第４図、第５図〕第４図は本発明
サンプルホールド回路の別の実施例を示す、ｆｆ１５図
はそのサンプルホールド回路の動作を説明するタイムチ
ャートである。(b, Other Embodiments) [Figures 4 and 5] Figure 4 shows another embodiment of the sample and hold circuit of the present invention, and Figure ff15 is a time chart explaining the operation of the sample and hold circuit. .
このサンプルホールド回路は、第１図に示したサンプル
ホールド回路とは、インバータＩＮＶの出力端子にイン
バータＩＮＶの入力側のコンデンサＣ１とは別のコンデ
ンサＣ２を介してバッファ用オペアンプ（ボルテージフ
ロア）ＯＰを接続し、該バッファ用オペアンプＯＦから
出力電圧を取り出すようにし、スイッチング回路ＳＷ３
によりコンデンサＣ１とスイッチング回路ＳＷＩとの接
続点へ帰還するのはインバータＩＮＶの出力電圧ではな
くバッファ用オペアンプＯＰの出力電圧にし、そして、
バッファ用オペアンプｏＰの入力端子とサンプルホール
ド回路の入力端子（スイッチング回路ＳＷＩの反コンデ
ンサＣ１側の端子）との間にスイッチング回路ＳＷ４を
付加した点で異なっているが、その他の点では共通して
いる。This sample-and-hold circuit is different from the sample-and-hold circuit shown in FIG. The switching circuit SW3 is connected so that the output voltage is taken out from the buffer operational amplifier OF.
Therefore, the output voltage of the buffer operational amplifier OP is fed back to the connection point between the capacitor C1 and the switching circuit SWI instead of the output voltage of the inverter INV, and,
The difference is that a switching circuit SW4 is added between the input terminal of the buffer operational amplifier oP and the input terminal of the sample and hold circuit (terminal on the side opposite to the capacitor C1 of the switching circuit SWI), but other points are the same. There is.
そして、スイッチング回路ＳＷ４はスイッチング回路Ｓ
ＷＩをスイッチング制御するスイッチングパルスφ１と
同じスイッチングパルスφ４でスイッチング制御する。The switching circuit SW4 is the switching circuit S
Switching is controlled using the same switching pulse φ4 as the switching pulse φ1 that controls switching of WI.
このサンプルホールド回路は、第１図に示したサンプル
ホールド回路の出力側にバッツァ用オペアンプＯＰを設
けることによりインバータＩＮＶの増幅度の不充分さに
起因したサンプルホールド回路の精度不足を補償するよ
うにしたものであり、その点で第１図に示したサンプル
ホールド回路よりは性能を良くすることができる。This sample and hold circuit compensates for the lack of accuracy of the sample and hold circuit due to insufficient amplification of the inverter INV by providing an operational amplifier OP for Bazza on the output side of the sample and hold circuit shown in Figure 1. In this respect, the sample-and-hold circuit shown in FIG. 1 can have better performance.
尚、上記各実施例はコンプリメンタリ
ＭＯ３ＩＣにより回路を構成したものであったが、本発
明サンプルホールド回路はバイポーラトランジスタによ
り構成したものにも適用することができる。In each of the above embodiments, the circuits were constructed using complementary MO3ICs, but the sample-and-hold circuit of the present invention can also be applied to circuits constructed using bipolar transistors.
（Ｈ，発明の効果）
以上に述べたところから明らかなように、本発明サンプ
ルホールド回路は１反転回路に入力される信号の通る経
路にホールド容ｊ−が介挿され、上記ホールド容量の入
力側には第１のスイッチング手段が接続され、上記反転
回路の入力端子と出力端子との間には第２のスイッチン
グ手段が接続され、上記第１のスイッチング手段と上記
ホールド容量との接続点と、上記反転回路の出力側との
間には第３のスイッチング手段が接続され、上記第１の
スイッチング手段はサンプル時にオン状態になり、ホー
ルド時にオフ状態になるようにスイッチング制御され、
上記第２のスイッチング手段は少なくともサンプル開始
時にはオン状態になり、ホールド時はオフ状態を保つよ
うにスイッチング制御され、上記第３のスイッチング手
段はサンプル時にオフ状態になりホールド時にオン状態
になるようにスイッチング制御されるようにしたことを
特徴とする。(H, Effects of the Invention) As is clear from the above description, in the sample and hold circuit of the present invention, a hold capacitor j- is inserted in the path through which the signal input to the 1-inverting circuit passes, and the input of the hold capacitor is A first switching means is connected to the side, a second switching means is connected between the input terminal and the output terminal of the inverting circuit, and a connection point between the first switching means and the hold capacitor is connected to the inverting circuit. , a third switching means is connected between the output side of the inverting circuit, and the first switching means is controlled to be in an on state during sampling and an off state during hold;
Switching control is performed such that the second switching means is turned on at least when sampling starts and remains off during hold, and the third switching means is turned off during sampling and turned on during hold. It is characterized by being controlled by switching.
従って１本発明サンプルホールド回路においては、サン
プル時にはコンデンサは入力電圧（Ｖｉｎとする）と上
記所定電圧（Ｖｔｐとする）との差の電圧Ｖｉｎ−Ｖｔ
ｐにより充電される。そして、ホールド時には、反転回
路の入力電圧（Ｖｔとする）と上記所定電圧Ｖｔｐとの
差を反転回路によって増幅（ゲインをＧｉｎｖとする）
したものが出力電圧（Ｖ ｏｕｔとする）と上記所定電
圧Ｖｔｐとの差となって現われた状態になる。そして、
上記出力電圧Ｖ ｏｕｔは反転回路の入力電圧Ｖｉにコ
ンデンサの端子電圧即ちＶｉｎ−Ｖｔｐを加算した値と
なる。Therefore, in the sample-and-hold circuit of the present invention, at the time of sampling, the capacitor is connected to the voltage Vin-Vt which is the difference between the input voltage (denoted as Vin) and the above-mentioned predetermined voltage (denoted as Vtp).
It is charged by p. When holding, the difference between the input voltage (Vt) of the inverting circuit and the predetermined voltage Vtp is amplified by the inverting circuit (the gain is Ginv).
The difference between the output voltage (referred to as Vout) and the predetermined voltage Vtp appears. and,
The output voltage V out is the sum of the input voltage Vi of the inversion circuit and the terminal voltage of the capacitor, ie, Vin-Vtp.
従って１次の２つの式が成立する。Therefore, two equations of first order are established.
−Ｇｉｎｖ （Ｖ ｔ −Ｖｔｐ） ＝Ｖｏｕｔ −
ＶｔｐＶ ｉ ＋ （Ｖｉｎ−Ｖｔｐ） ＝Ｖｏｕｔ上
記２つの式から次式が成立する。−Ginv (V t −Vtp) =Vout −
VtpV i + (Vin-Vtp) =Vout The following equation is established from the above two equations.
しかして、Ｇｉｎｖ、即ち反転回路のゲインが１よりも
相当に大きればＶｏｕｔａ＋Ｖｉｎとなる。従って、本
発明サンプルホールド回路の精度は反転回路を構成する
素子の精度に依存せず、単にゲインにのみ依存すること
になり１反転回路としてゲインの高いものさえ選べば非
常に高精度のサンプルホールド回路をさほど高い精度を
有しない素子によって構成することができる。Therefore, if Ginv, that is, the gain of the inverting circuit, is considerably larger than 1, then Vouta+Vin. Therefore, the accuracy of the sample-and-hold circuit of the present invention does not depend on the accuracy of the elements constituting the inverting circuit, but only on the gain.As long as an inverting circuit with a high gain is selected, very high-precision sample-and-hold can be achieved. The circuit can be constructed with elements that do not have very high precision.
しかも、サンプルするときのコンデンサの反転回路側の
端子のレベルは上記所定電位に決まっており、サンプル
値は第２のスイッチング手段がオフしたときに決定され
、サンプルタイミングが入力電圧の大きさによって変化
するという惧れは全くない。Furthermore, the level of the terminal on the inverting circuit side of the capacitor when sampling is fixed at the above-mentioned predetermined potential, the sample value is determined when the second switching means is turned off, and the sample timing changes depending on the magnitude of the input voltage. There is no fear that it will happen.
第１図乃至第３図は本発明サンプルホールド回路の実施
の一例を説明するためのもので、第１図は全体の回路図
、第２図はインバータの回路図、第３図はタイムチャー
ト、第４図及び第５図は本発明サンプルホールド回路の
他の実施例を説明するためのもので、第４図は回路図、
第５図はタイムチャート、第６図（Ａ）、（Ｂ）は第１
の従来例を説明するためのもので、同図（Ａ）は回路図
、同図（Ｂ）はタイムチャート、第７図（Ａ）、（Ｂ）
は第２の従来例を説明するためのもので、同図（Ａ）は
回路図、同図ＣＢ）はスイッチングパルスの波形図であ
る。
符号の説明
ＩＮＶ＠φ・反転回路、
ＣΦ・・ホールド容量、
Ｃ１・・・ホールド容量、
ＳＷｌ・・・第１のスイッチング手段、ＳＷ２・・・第
２のスイッチング手段。
ＳＷ３・・・第３のスイッチング手段
量 願 人 ソニー株式会社
代理人弁理士 小 松 祐 治（回路図（一つ
の＊施ｌｊ） インパークｅ回路図タイムチャ
ート（ｌｔａｔ＞実射シげり）回！Ｇ図
タイムチャート
（Ｂ）
′１ＰＪ１の従来伊りの説明図
第６図 。
φ
回路図
（，４）
スイッチンｑ′ハ１ル人波形図
ＣＢ＞
第２の従来佇りのａ明図
第７図1 to 3 are for explaining an example of the implementation of the sample and hold circuit of the present invention. FIG. 1 is an overall circuit diagram, FIG. 2 is an inverter circuit diagram, and FIG. 3 is a time chart. 4 and 5 are for explaining other embodiments of the sample and hold circuit of the present invention, and FIG. 4 is a circuit diagram,
Figure 5 is a time chart, Figure 6 (A) and (B) are the first
Figure 7 (A) is a circuit diagram, Figure 7 (B) is a time chart, and Figures 7 (A) and (B) are for explaining a conventional example.
(A) is a circuit diagram, and (CB) is a waveform diagram of a switching pulse. Description of symbols INV@φ・Inverting circuit, CΦ・Hold capacitance, C1・Hold capacitance, SWl・・First switching means, SW2・・Second switching means. SW3...Third switching means amount Applicant: Yuji Komatsu, Patent Attorney, Sony Corporation !G diagram time chart (B) '1 Explanatory diagram of the conventional design of PJ1 Figure 6. φ circuit diagram (,4) Switching q' hull waveform diagram CB> A light diagram of the second conventional configuration Figure 7
Claims (1)
容量が介挿され、 上記ホールド容量の入力側には第１のスイッチング手段
が接続され、 上記反転回路の入力端子と出力端子との間には第２のス
イッチング手段が接続され、 上記第１のスイッチング手段と上記ホールド容量との接
続点と、上記反転回路の出力側との間には第３のスイッ
チング手段が接続され、 上記第１のスイッチング手段はサンプル時にオン状態に
なり、ホールド時にオフ状態になるようにスイッチング
制御され、 上記第２のスイッチング手段は少なくともサンプル開始
時にはオン状態になり、ホールド時はオフ状態を保つよ
うにスイッチング制御され、上記第３のスイッチング手
段はサンプル時にオフ状態になりホールド時にオン状態
になるようにスイッチング制御される ようにしたことを特徴とするサンプルホールド回路(1) A hold capacitor is inserted in the path through which the signal input to the inverting circuit passes, and a first switching means is connected to the input side of the hold capacitor, and between the input terminal and the output terminal of the inverting circuit. A second switching means is connected to the first switching means, a third switching means is connected between the connection point between the first switching means and the hold capacitor and the output side of the inverting circuit, and the first switching means is connected to the output side of the inverting circuit. The switching means is controlled to be on during sampling and off during hold, and the second switching means is controlled to be on at least when sampling starts, and kept off during hold. A sample-and-hold circuit characterized in that the third switching means is controlled to switch so that it is in an off state when sampling and is in an on state when holding.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073764A JPH07114080B2 (en) | 1986-03-31 | 1986-03-31 | Sample-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073764A JPH07114080B2 (en) | 1986-03-31 | 1986-03-31 | Sample-hold circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62231499A true JPS62231499A (en) | 1987-10-12 |
| JPH07114080B2 JPH07114080B2 (en) | 1995-12-06 |
Family
ID=13527609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61073764A Expired - Fee Related JPH07114080B2 (en) | 1986-03-31 | 1986-03-31 | Sample-hold circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114080B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001195044A (en) * | 1999-10-29 | 2001-07-19 | Toshiba Corp | Load driving circuit and liquid crystal display device |
| JP2006184868A (en) * | 2004-12-24 | 2006-07-13 | Samsung Sdi Co Ltd | Buffer and data integrated circuit and light-emitting display |
| JP2006216205A (en) * | 2005-02-07 | 2006-08-17 | Denso Corp | Sample and hold circuit |
| JP2006285194A (en) * | 2005-03-31 | 2006-10-19 | Samsung Sdi Co Ltd | Buffer, data driving circuit using the same and light emitting display |
| JP2014517438A (en) * | 2011-04-28 | 2014-07-17 | アナログ ディヴァイスィズ インク | Noise cancellation system and method for an amplifier |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59116997A (en) * | 1982-12-23 | 1984-07-06 | Yokogawa Hokushin Electric Corp | Sample holding circuit |
-
1986
- 1986-03-31 JP JP61073764A patent/JPH07114080B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59116997A (en) * | 1982-12-23 | 1984-07-06 | Yokogawa Hokushin Electric Corp | Sample holding circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001195044A (en) * | 1999-10-29 | 2001-07-19 | Toshiba Corp | Load driving circuit and liquid crystal display device |
| JP2006184868A (en) * | 2004-12-24 | 2006-07-13 | Samsung Sdi Co Ltd | Buffer and data integrated circuit and light-emitting display |
| JP2006216205A (en) * | 2005-02-07 | 2006-08-17 | Denso Corp | Sample and hold circuit |
| JP2006285194A (en) * | 2005-03-31 | 2006-10-19 | Samsung Sdi Co Ltd | Buffer, data driving circuit using the same and light emitting display |
| JP2014517438A (en) * | 2011-04-28 | 2014-07-17 | アナログ ディヴァイスィズ インク | Noise cancellation system and method for an amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07114080B2 (en) | 1995-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2708007B2 (en) | Sample and hold circuit | |
| JPH11103422A (en) | Low-noise and low-power cmos correlation type double sampler | |
| JPS59126319A (en) | Chopper type comparator | |
| JP3222276B2 (en) | Comparator circuit and control method of comparator circuit | |
| JP2914667B2 (en) | Current detection circuit for detecting the magnitude and direction of the current passing through the H-bridge stage | |
| US3696305A (en) | High speed high accuracy sample and hold circuit | |
| US6097248A (en) | Switched capacitor amplifier with one-clock delay | |
| JPS62231499A (en) | Sample holding circuit | |
| JPH0434239B2 (en) | ||
| US5148162A (en) | Analog-to-digital converter comparator circuit utilizing a reverse polarity sampling technique | |
| JPS63288512A (en) | Analog voltage comparator | |
| JPH06232706A (en) | Comparator | |
| JPS6251008B2 (en) | ||
| JPH01259628A (en) | A/d converter | |
| JPH05191238A (en) | Pwm circuit | |
| JPH0161263B2 (en) | ||
| US4616145A (en) | Adjustable CMOS hysteresis limiter | |
| JP3108281B2 (en) | Delta-sigma AD converter | |
| JPH0354900B2 (en) | ||
| JPS59148425A (en) | Level comparator | |
| JPH06109779A (en) | Voltage comparator | |
| JPH0666622B2 (en) | Amplifier | |
| JPH0149057B2 (en) | ||
| JP2534168Y2 (en) | DC / DC converter device | |
| JP3302032B2 (en) | Frequency / voltage conversion circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |