JPH0142344Y2 - - Google Patents

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JPH0142344Y2
JPH0142344Y2 JP18627783U JP18627783U JPH0142344Y2 JP H0142344 Y2 JPH0142344 Y2 JP H0142344Y2 JP 18627783 U JP18627783 U JP 18627783U JP 18627783 U JP18627783 U JP 18627783U JP H0142344 Y2 JPH0142344 Y2 JP H0142344Y2
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Description

【考案の詳細な説明】 イ 産業上の利用分野 この考案は１枚の基板上に複数の半導体ペレツ
トをマウントして配線した混成集積回路装置に利
用される。
ロ 従来技術 一般にモノリシツクICは、１個のモノシリツ
クICペレツトを有し、このICペレツトはシグナ
ル用、パワー用、スイツチング用などとその用途
を限定して用いているため、自ずと１個のICの
機能もそのICペレツトの機能に限定される。そ
こで多機能の回路を構成するには多種のICペレ
ツトを組合せ使用する必要がある。しかし単に多
種のICペレツト使用しただけでは、実装に多大
工数や実装スペースに大きなものが必要で高コス
ト化となる。そこで最近は、多種のICペレツト
を、受動素子である抵抗を含めてパターン配線し
た、１枚の基板上にマウントした混成集積回路装
置が上記問題を解決した半導体装置として賞用さ
れる傾向にある。
混成集積回路装置として現在使用されているも
のはパツケージが樹脂の粉体塗装や液体塗装によ
るもの、セラミツクや金属、プラスチツクのケー
スによるものが大部分を占めている。ところが、
これら混成集積回路装置は未だ内部配線のシヨー
ト対策や導出リードの設計が不完全で、生産性が
悪く、信頼性に劣る問題があつた。
ハ 考案の目的 本考案の目的は、上記問題を解決することであ
り、より生産性が良く、信頼性に優れた混成集積
回路装置を提供することにある。
ニ 考案の構成 本考案はパツケージが生産性、信頼性に優れた
樹脂モールド成形タイプのものに好適な混成集積
回路装置であつて、周辺近傍に複数のリードを配
した金属基板上に、上面に配線パターンを形成し
た絶縁基板を貼布し、この配線済絶縁基板上に複
数のICペレツト等の半導体ペレツトをマウント
し、半導体ペレツトと配線パターン、半導体ペレ
ツトとリード、配線パターンとリードとを、夫々
ボンデイングワイヤで電気的接続したものにおい
て、前記配線済絶縁基板を前記金属基板より食み
出す形状寸法に設定したことを特徴とする。上記
リードと金属基板は１枚の金属板から打抜かれた
ものが使用され、配線済絶縁基板は通常のセラミ
ツク基板やその他のプリント基板の如きものが使
用される。
ホ 実施例 本考案の説明の前に本考案の前提技術である混
成集積回路装置の一例を第１図乃至第４図により
説明すると、１は金属基板、２…は金属基板１の
周辺近傍から延びる複数のリードで、これらは始
め１枚の金属板から打抜き加工されたリードフレ
ームの一部として一体形成されているもので、後
述する通り樹脂モールド成形後に個々に分離され
る。３は金属基板１上にエポキシ樹脂系等の接着
剤４で貼布された配線済絶縁基板で、トリアジン
等の絶縁板５上に複数の配線パターン６，６…を
PR法やスクリーン印刷法等で被着形成したもの
である。７，７…は配線済絶縁基板３上の複数個
所にマウントした複数種類のペレツト、８，８…
はICペレツト７，７…の表面電極と配線パター
ン６，６…、リード２，２…とを選択的に電気的
接線するボンデイングワイヤで、８ａ，８ａ…は
ICペレツト７，７…と配線パターン６，６…を
接続するワイヤ、８ｂ，８ｂ…はICペレツト７，
７…とリード２，２…を接続するワイヤ、８ｃ，
８ｃ…は配線パターン６，６…とリード２，２…
を接続するワイヤを示す。９はリード２，２…の
外側端部を導出させ配線済絶縁基板３、ペレツト
７，７、…、ボンデイングワイヤ８ａ，８ａ，…
８ｂ，８ｂ，…８ｃ，８ｃ，…を保護するために
モールド成形した外装樹脂材（パツケージ）で、
このモールド成形後にリード２，２…の分離や折
曲加工が行われる。
このような樹脂モールド成形タイプの混成集積
回路装置は通常のモノリシツクIC装置と同様な
製造工程で製作できるので、樹脂塗装やケースに
よるパツケージの混成集積回路装置に比べ生産性
が良く、信頼性も良く、而もユーザにとつて実装
がし易い。
ところで上記混成集積回路装置は配線済絶縁基
板３を金属基板１と同一形状にしている。そのた
め金属基板１上に配線済絶縁基板３を貼布する場
合、配線済絶縁基板３が少しでも横ずれすると、
第４図に示すように、金属基板１から少し食み出
し、この食み出しと反対側では、金属基板１が配
線済絶縁基板３から食み出す。このように金属基
板１が配線済絶縁基板３から食み出すと、この食
み出し部分１′上を跨ぐワイヤ８ｂ…，８ｃ…が
第４図鎖線で示すように垂れ下がると食み出し部
分１′にシヨートする恐れがある。
そこで本考案は上記シヨート防止手段として第
５図及び第６図に示すように配線基板１０にその
配線済絶縁基板１１が金属基板１２より全体に一
回り大きな形状のものを使用する。尚、第５図と
第６図の第１図乃至第４図と同一参照符号のもの
は同一内容のものを示す。また配線基板１０の大
きさは金属基板１２に貼布した時に横ずれしても
金属基板１２から食み出さない程度である。この
ようにすると仮りに上記ワイヤ８ｂ…，８ｃ…が
大きく垂れ下がつても配線済絶縁基板１１に当た
るだけで金属基板１２に当たつてシヨートする心
配が無くなる。
また、上記配線基板１０と金属基板１２間に両
者の位置決め手段１３を設けることが望ましい。
この位置決め手段１３としては配線済絶縁基板１
１の２〜３箇所に位置決め用穴１４，１４…を形
成し、穴１４，１４…に対応する金属基板１２上
にエンボス１５，１５…を突設して、この両者の
嵌合にて行うものが好適である。このように位置
決め手段１３を介して配線基板１０を金属基板１
２上に貼布すると配線基板１０の横ずれがほとん
ど無くなり、在つても微少なためワイヤ８ｂ…，
８ｃ…と金属基板１２のシヨートがより確実に防
止される。
次に本考案の変形例を第７図により説明する。
これは金属基板１６とリード１７，１７…が上記
実施例と形状が異なるもので、配線の必要上一部
のリード１７′を金属基板１６の一角に回り込ま
せて配置した例を示し、この場合は配線基板１
０′の配線済絶縁基板１１′を金属基板１６より形
状大にすると共に、リード１７′に沿う部分にリ
ード１７′上に跨がる張出部分１１″，１１″を形
成する。このようにするとリード１７′を跨つて
配線されたワイヤ８′，８′…とリード１７′との
シヨートをも防止される。
ヘ 考案の効果 以上の如く、本考案によれば配線基板をマウン
トする金属基板とボンデイングワイヤのシヨート
が無くなり、従つて混成集積回路装置の歩留まり
向上、信頼性改善が図れる。
【図面の簡単な説明】
第１図及び第２図は本考案の前提となる混成集
積回路装置の平面図及び側面図、第３図及び第４
図は第２図のＡ−Ａ線に沿う要部での拡大断面
図、第５図は本考案の一実施例を示す平面図、第
６図は第５図のＢ−Ｂ線に沿う要部の拡大断面
図、第７図は本考案の他の実施例を示す要部斜視
図である。 １……金属基板、２……リード、６……配線パ
ターン、７……半導体ペレツト（ICペレツト）、
８，８′，８ａ，８ｂ，８ｃ……ボンデイングワ
イヤ、１０，１０′……配線基板、１１，１１′…
…配線済絶縁基板、１２……金属基板、１６……
金属基板、１７，１７′……リード。

Claims (1)

    【実用新案登録請求の範囲】
  1. 周辺近傍に複数のリードを配した金属基板上
    に、複数の配線パターンを形成した絶縁基板を貼
    布し、この絶縁基板上に複数の半導体ペレツトを
    マウントして、半導体ペレツトと配線パターン、
    半導体ペレツトとリード、配線パターンとリード
    をボンデイングワイヤで電気的接続したものであ
    つて、前記配線済絶縁基板を前記金属基板から食
    み出す形状寸法に設定したことを特徴とする混成
    集積回路装置。
JP1983186277U 1983-11-30 1983-11-30 混成集積回路装置 Granted JPS6092832U (ja)

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JP1983186277U JPS6092832U (ja) 1983-11-30 1983-11-30 混成集積回路装置

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JP1983186277U JPS6092832U (ja) 1983-11-30 1983-11-30 混成集積回路装置

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JPS6092832U JPS6092832U (ja) 1985-06-25
JPH0142344Y2 true JPH0142344Y2 (ja) 1989-12-12

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2810285B2 (ja) * 1993-01-20 1998-10-15 株式会社日立製作所 半導体装置及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5245056A (en) * 1976-09-27 1977-04-08 Gen Corp Integrated circuit and method of producing same
JPS58122763A (ja) * 1982-01-14 1983-07-21 Toshiba Corp 樹脂封止型半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5245056A (en) * 1976-09-27 1977-04-08 Gen Corp Integrated circuit and method of producing same
JPS58122763A (ja) * 1982-01-14 1983-07-21 Toshiba Corp 樹脂封止型半導体装置

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JPS6092832U (ja) 1985-06-25

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