KR100246312B1 - 반도체 패키지의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 패키지의 제조방법에 관한 것으로, 종래에는 외부 단자의 역할을 하게 되는 아웃 리드를 패키지 몸체의 양측 외부로 돌출시키고 와이어 본딩에 의해 반도체 칩을 인너 리드와 연결시키는 것이므로 패키지를 소형화시키는데 한계가 있었고, 패키지의 적층이 불가능한 문제점이 있었다. 또한, 상기와 같은 점은 전자 제품의 크기가 점차 소형으로 되는 추세에 방해요소가 되는 단점이 있었던 바, 본 발명은 반도체 칩에 범프를 형성하여 인너 리드와 연결시키고, 반도체 칩의 신호를 패키지의 외부로 전달하는 아웃 리드를 패키지의 상면에 밀착되어 노출하도록 형성함으로써, 적층이 가능하면서도 와이어 본딩 없이 반도체 칩을 직접 리드 패턴과 연결하여 패키지의 크기를 줄여 인쇄 회로 기판에 실장되는 면적을 최소화할 수 있는 것이다.
Description
본 발명은 반도체 패키지의 제조방법에 관한 것으로, 특히 패키지의 크기를 줄이고 패키지 상태로 적층이 가능한 구조로 제작하여 인쇄회로 기판의 패키지 실장면적을 최소화한 반도체 패키지의 제조방법에 관한 것이다.
일반적으로 종래의 패키지는, 제1도에 도시한 바와 같이, 베이스 메탈(1a) 내측에 절연성 접착제로 반도체 칩(3a)이 부착되어 있고, 그 반도체 칩(3a)의 주위를 둘러 가며 다수개의 연결 단자(5a)를 부착하고, 상기 연결 단자(5a)와 반도체 칩(3a)을 와이어(4a)로 연결하여 전기적인 접속을 이루고 있으며, 반도체 칩(3a)과 와이어(4a)가 고정될 수 있도록 포팅액을 부어 형성한 몰딩부(8a)로 구성되어 있다.
상기 연결 단자(5a)는 와이어(4a)와 연결되고 몰딩부(8a)의 내부에 삽입되는 인너 리드와 패키지 몸체의 외부로 설치되어 있는 아웃 리드로 구성된다.
상기와 같이 구성되어 있는 일반적인 반도체 패키지의 제조방법을 살펴보면 다음과 같다.
일반적인 반도체 패키지는 베이스 메탈(1a)의 상부에 접착제를 이용하여 반도체 칩(3a)을 부착하는 다이본딩 공정을 수행하는 단계와, 상기 반도체 칩(3a)과 인너리드를 금속 와이어(4a)로 연결하여 전기적인 접속이 되도록 하는 와이어 본딩 공정을 수행하는 단계와, 상기 반도체 칩(3a), 금속 와이어(4a), 인너 리드를 포함하는 일정면적을 몰딩 컴파운드로 몰딩하는 몰딩공정을 수행하는 단계와, 트리밍/포밍 공정을 수행하는 단계의 순서로 제조되는 것이다.
상기와 같이 제조된 패키지는 상기 아웃 리드를 인쇄 회로 기판(100)에 형성되어 있는 패드(101)에 솔더링하는 것에 의하여 실장하여 사용한다.
그러나, 종래의 반도체 패키지는 외부 단자의 역할을 하게 되는 아웃 리드를 패키지 몸체의 양측 외부로 돌출시켜야 하고, 와이어 본딩에 의해 반도체 칩(3a)을 인너 리드와 연결시키는 것이므로 패키지를 소형화시키는 데 한계가 있고, 패키지의 적층이 불가능한 문제점이 있다.
또한, 상기와 같은 점은 전자 제품의 크기가 점차 소형으로 되는 추세에 방해요소가 되므로 이에 대한 보완이 요구되어 왔다.
이와 같은 점을 감안하여 안출한 본 발명의 목적은 반도체 칩에 범프를 형성하여 인너 리드와 연결시키고, 반도체 칩의 신호를 패키지의 외부로 전달하는 아웃 리드를 패키지의 상면에 밀착되어 노출하도록 형성함으로써 와이어 본딩 없이 반도체 칩을 직접 리드 패턴과 연결하여 패키지의 크기를 줄여 인쇄 회로 기판에 실장되는 면적을 최소화할 수 있음과 상자형으로 형성되는 서브스트레이트의 내면과 상면에 리드패턴을 형성하면서도 그 리드 패턴을 매우 간편하게 형성할 수 있도록 한 반도체 패키지의 제조방법을 제공하려는 것이다.
제1도는 종래 패키지가 실장된 상태를 보인 종단면도.
제2도는 본 발명에 따른 패키지를 도시한 분해 사시도.
제3(a)도 내지 제3(e)도는 본 발명에 따른 패키지의 제조 방법을 나타낸 공정수순도.
제4도는 본 발명의 다른 실시예를 보인 것으로 비아 홀이 형성된 패키지를 도시한 분해사시도.
제5도는 본 발명에 따른 패키지가 적층된 상태를 도시한 종단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 서브스트레이트 11 : 하판부
12 : 측판부 13 : 상판부
14 : 접합부 155,16,17 : 절곡선
20 : 필름 테이프 21 : 하면부
22: 측면부 23 : 상면부
24 : 외면부 25,26,27 : 절곡선
30 : 리드 패턴 31 : 패드
32 : 인너리드부 33 : 아웃리드부
40 : 반도체 칩 41 : 범프
50 : 몰딩부 60 : 비아 홀
이와 같은 본 발명의 목적을 달성하기 위해서 하판부와 측벽구 및 상판부에 의하여 패키지 몸체 외곽을 형성하는 상자형 서브스트레이트를 준비하는 단계와, 상기 서브스트레이트의 하판부와 측벽부 및 상판부의 내면에 각각 대응하는 하면부와 측면부 및 상면부와 상판부의 외면에 대응하는 외면부로 구성되며 상기 하면부에 형성되는 패드와 상기 측면부와 상면부에 걸쳐서 형성되는 인너리드부와 상기 외면부에 형성되는 아웃리드부를 가지는 리드 패턴이 형성된 필름 테이프를 준비하는 단계와; 다수개의 범프가 형성된 반도체 칩을 준비하는 단계와; 상기 서브스트레이트의 하판부와 측벽부 및 상판부 내면에 필름테이프의 하면부와 측면부 및 상면부를 부착함과 아울러 상판부의 외면에 외면부를 부착하는 단계와; 상기 필름 테이프에 형성된 패드에 반도체 칩의 범프를 전기적으로 접속되도록 본딩하는 단계와; 상기 서브스트레이트의 측벽부와 필름 테이프의 측면부를 하판부와 하면부에 대하여 직각으로 절곡하는 단계와; 상기 반도체 칩과 리드 패턴의 인너리드부의 일부를 포함하는 부분을 몰딩 수지로 몰딩하여 몰딩부를 형성하는 단계와; 상기 서브스트레이트의 상판부와 필름 테이프의 상면부를 측벽부와 측면부에 대하여 직각으로 절곡하여 상기 아웃리드부가 서브스트레이트의 상판부 외면에서 노출되도록 하는 단계로 이루어짐을 특징으로 하는 반도체 패키지의 제조방법이 제공된다.
이하, 상기와 같이 구성되어 있는 본 발명의 반도체 패키지의 제조방법을 첨부한 도면에 도시한 실시예에 따라 상세히 설명하면 다음과 같다.
본 발명에 의한 반도체 패키지는, 첨부한 제2도에 도시한 바와 같이, 하판부(11)와 측벽부(12) 및 상판부(13)에 의하여 패키지의 몸체 외곽을 형성하는 상자형 서브스트레이트(10)와, 상기 서브스트레이트(10)의 하판부(11)와 측벽부(12) 및 상판부(13)의 내면에 각각 대응하는 하면부(21)와 측면부(22) 및 상면부(23)와 상판부(13)의 외면에 대응하는 외면부(24)로 구성되는 필름 테이프(20)와, 상기 필름 테이프(20)의 하면부(21)에 형성된 다수개의 패드(31)와 상기 하면부(21)와 측면부(22) 및 상면부(23)의 내면에 형성되는 인너리드부(32)와 상기 외면부(24)의 외면에 형성되는 아웃리드부(33)를 가지는 다수개의 리드 패턴(30)과, 상기 패드(31)에 전기적으로 접속되는 범프(41)가 저면에 형성된 반도체 칩(40)과, 상기 반도체 칩(40)과 인너리드부(32)를 포함하는 부분에 몰딩된 몰딩부(50)로 구성된다.
상기 서브스트레이트(10)의 상판부(13)는 중앙부에 개구부(13a)를 남겨두고 형성되어 이 상판부(13)에 부착된 필름 테이프(20)의 리드 패턴(30)에 형성된 아웃리드부(33)가 서로 이격된 상태로 유지된다.
상기 필름 테이프(20)는 양면 테이프를 사용함으로써 서브스트레이트(10)에 대한 부착과 몰딩부(50)와의 부착이 견고하게 이루어지도록 하는 것이 바람직하다.
상기와 같이 구성되어 있는 본 발명의 반도체 패키지의 제조방법을 제3(a)도 내지 제3(e)도를 참조하여 설명하면 다음과 같다.
먼저, 서브스트레이트(10)와 필름 테이프(20)는 제2도에 도시한 바와 같이 상자를 전개한 상태로 준비된다.
서브스트레이트(10)는 그 재질을 유연성이 있는 것이 사용된다. 필름 테이프(20)도 유연성이 있는 것이다.
서브스트레이트(10)는 하판부(11)의 네 변에 각각 측판부(12)가 연장형성되고 이 측판부(12)에서 다시 상판부(13)가 연장형성된 것으로, 하판부(11)가 측판부(12)의 사이와 측판부(12)와 상판부(13)의 사이에는 각각 절곡선(15,16)이 형성된다.
상기 측판부(13)중 대향하는 두 측판부에는 인접하는 측판부와의 접합을 위한 접합부(14)가 연장형성된다. 상기 측판부(13)와 접합부(14)의 사이에도 절곡선(17)이 형성된다.
상기 필름 테이프(20)은 하면부(21)의 네 변에 각각 측면부(22)가 연장 형성되고 이 측면부(22)에서 다시 상면부(23)가 연장 형성되며 또 다시 상면부(23)에서 외면부(24)가 연장 형성된 것으로, 하면부(21)와 측면부(22)의 사이와 측면부(22)와 상면부(23)의 사이 및 상면부(23)와 외면부(24)의 사이에는 각각 절곡선(25,26,27)이 형성되어 있다.
상기 리드 패턴(30)중 패드(31)는 하면부(21)에 형성되며, 인너리드부(32)는 하면부(21)에서 패드(31)와 연결되어 측면부(22)와 상면부(23)에 걸쳐서 형성되고, 아웃리드부(33)는 상면부(23)와 외면부(24)의 경계부에서 인너리드부(32)에 연결되어 외면부(24)에 형성된다.
상기한 바와 같은 서브스트레이트(10)와, 리드 패턴(30)이 형성된 필름 테이프(20) 및 반도체 칩(40)이 준비되면, 필름 테이프 부착 단계와, 칩 본딩 단계와, 서브스트레이트 1차 절곡 단계와, 몰딩 단계와, 서브스트레이트 2차 절곡 단계가 수행된다.
필름 테이프 부착 단계에서는 제3(a)도에 도시한 바와 같이 서브스트레이트(10)를 펼쳐놓고, 필름 테이프(20)의 하면부(21)와 측면부(22) 및 상면부(23)는 펼쳐진 상태에서 서브스트레이트(10)의 하판부(11)와 측벽부(12) 및 상판부(13)의 상면에 부착하며, 외면부(24)는 절곡선(27)에서 절곡하여 상판부(13)의 하면에 부착한다.
칩 본당 단계에서는 제3(b)도에 도시한 바와 같이 필름 테이프(20)에 형성된 패드(31)에 반도체 칩(40)의 범프(41)가 전기적으로 접속되도록 본딩한다.
서브스트레이트 1차 절곡 단계에서는 제3(c)도에 도시한 바와 같이 상기 하판부(11)와 측판부(12) 사이에 형성된 절곡선((15)을 따라 측벽부(12)를 상방으로 절곡하여 세운다.
이때 상기 필름 테이프(20)의 측면부(22)도 하면부(21)에 대하여 절곡선(25)을 따라 절곡된다.
또한 상기 측벽부(12)의 양측에 형성된 접합부(14)를 절곡선(17)을 따라 절곡하여 인접하는 측벽부(12)에 부착함으로써 서브스트레이트(10)가 상자형으로 조립되도록 한다.
몰딩 단계에서는 제3(d)도에 도시한 바와 같이 상기 반도체 칩(40)과 리드 패턴(30)의 인너리드부(32)의 일부를 포함하는 부분을 몰딩 수지로 몰딩하여 몰딩부(50)를 형성한다.
서브스트레이트 2차 절곡 단계에서는 제3(e)도에 도시한 바와 같이 상기 서브스트레이트(10)의 상판부(13)를 절곡선(16)을 따라 절곡하여 상판부(13)에 부착된 필름 테이프(20)의 상면부(23)가 몰딩부(50)에 접착되도록 한다.
이와 같이 하여 완성된 본 발명에 의한 반도체 패키지는 필름 테이프(20)에 형성된 리드 패턴(30)의 아웃리드부(33)가 서브스트레이트(10)의 상판부(11) 외면에서 노출된 상태로 되어 인쇄회로기판 등에 실장할 수 있게 되는 것이다.
이때 상기 상판부(13)는 상면 전체에 걸쳐서 형성되지 않고 중앙부에 개구부(13a)를 남겨둔 상태로 형성되므로 아웃리드부(33)가 서로 쇼트되지 않게 된다.
첨부한 제4도 및 제5도는 본 발명의 반도체 패키지의 다른 실시예를 보인 것으로, 상기 필름 테이프(20)의 리드 패턴(30)에 형성된 패드(31)와 이에 대응하는 필름 테이프(20)의 하면부(21) 및 서브스트레이트(10)의 하판부(11)를 관통하는 비아 홀(60)을 형성하여 적층형 반도체 패키지로서 사용할 수 있도록 한 것이다.
즉, 상기 제5도와 같이 상측 반도체 패키지의 패드(31)와 하측 반도체 패키지의 아웃리드부(33)를 비아 홀(60)을 통해 전기적으로 연결되도록 함으로써 적층형 패키지를 제작할 수 있게 되는 것이다.
본 발명의 반도체 패키지의 제조방법에 의하면 반도체 칩의 신호를 패키지의 외부로 전달하는 아웃 리드를 패키지의 상면에 밀착되어 노출하도록 형성함으로써, 적층이 가능하면서도 와이어 본딩 없이 반도체 칩을 직접 리드 패턴과 연결하여 패키지의 크기를 줄여 인쇄 회로 기판에 실장되는 면적을 최소화 할 수 있는 효과가 있다.
Claims (1)
- 하판부(11)와 측벽부(12) 및 상판부(13)에 의하여 패키지의 몸체 외곽을 형성하는 상자형 서브스트레이트(10)를 준비하는 단계와; 상기 서브스트레이트(10)의 하판부(11)와 측벽부(12) 및 상판부(13)의 내면에 각각 대응하는 하면부(21)와 측면부(22) 및 상면부(23)와 상판부(13)의 외면에 대응하는 외면부(24)로 구성되며 상기 하면부(21)에 형성되는 패드(31)와 상기 측면부(22)와 상면부(23)에 걸쳐서 형성되는 인너리드부(32)와 상기 외면부(24)에 형성되는 아웃리드부(33)를 가지는 리드 패턴(30)이 형성된 필름 테이프(20)를 준비하는 단계와; 다수개의 범프(41)가 형성된 반도체 칩(40)을 준비하는 단계와; 상기 상기 서브스트레이트(10)의 하판부와 측벽부 및 상판부 내면에 필름테이프의 하면부와 측면부 및 상면부를 부착함과 아울러 상판부의 외면에 외면부를 부착하는 단계와; 상기 필름 테이프(20)에 형성된 패드(31)에 반도체 칩(40)의 범프(41)를 전기적으로 접속되도록 본딩하는 단계와; 상기 서브스트레이트의 측벽부와 필름 테이프의 측면부를 하판부와 하면부에 대하여 직각으로 절곡하는 단계와; 상기 반도체 칩과 리드 패턴의 인너리드부의 일부를 포함하는 부분을 몰딩 수지로 몰딩하여 몰딩부를 형성하는 단계와; 상기 서브스트레이트의 상판부와 필름 테이프의 상면부를 측벽부와 측면부에 대하여 직각으로 절곡하여 상기 아웃리드부가 서브스트레이트의 상판부 외면에서 노출되도록 하는 단계;로 이루어짐으르 특징으로 하는 반도체 패키지의 제조방법.
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Families Citing this family (8)
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| KR100426493B1 (ko) * | 2001-06-14 | 2004-04-13 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조용 부재와, 이것을 이용한 반도체 패키지 제조방법 |
| KR20030029743A (ko) * | 2001-10-10 | 2003-04-16 | 삼성전자주식회사 | 플랙서블한 이중 배선기판을 이용한 적층 패키지 |
| KR100818080B1 (ko) * | 2002-06-10 | 2008-03-31 | 주식회사 하이닉스반도체 | 칩 스택 패키지 |
| KR101231296B1 (ko) * | 2006-09-25 | 2013-02-07 | 엘지이노텍 주식회사 | 인텔리전트 파워 모듈 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307416A (ja) * | 1994-05-12 | 1995-11-21 | Toshiba Corp | 半導体チップの実装方法及び半導体デバイス |
| JPH08250624A (ja) * | 1995-03-14 | 1996-09-27 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
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- 1996-12-06 KR KR1019960062258A patent/KR100246312B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307416A (ja) * | 1994-05-12 | 1995-11-21 | Toshiba Corp | 半導体チップの実装方法及び半導体デバイス |
| JPH08250624A (ja) * | 1995-03-14 | 1996-09-27 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
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| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
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| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
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Payment date: 20121121 Year of fee payment: 14 |
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| FPAY | Annual fee payment |
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