JPH0136131B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は主記憶制御方法、特にベクトルユニツ
トを含んだ情報処理システムに応用して好適な主
記憶制御方法に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a main memory control method, and particularly to a main memory control method suitable for application to an information processing system including a vector unit.

情報処理システムは一般に、主記憶装置
（MM）と該主記憶装置（MM）を利用する中央
処理装置（CPU）あるいはチヤネルプロセツサ
（CHP）と、これらCPU、CHPと前記MM
（Main Memory）の間を制御する記憶制御装置
（MCU）とを含んでなる。そして近年は、前記
CPU，CHP等に加えベクトルユニツト（VU）
が参列するようになつた。このVU（Vector
Unit）はいわゆるパイプライン処理によつて実
行されるものであり、多量のデータを超高速で処
理可能とする。このため、ベクトルユニツトVU
は前記CPU、CHPに比して前記MMの利用頻度
は極めて高くなる。そこで前記MCU内にはプラ
イオリテイ回路（PRIO）が設けられ、これら
VU、CPU、CHPに対する、MMの利用順位に
関するプライオリテイ（優先度）を決定してい
る。VUのMMに対する利用頻度は、CPU、
CHPに対するそれよりも遥かに大であることか
らMMのインタリーブを増やし、VUへのデータ
供給能力を大きくしているが、CPU、CHPに
MMのメモリサイクルを占有されるとVUの待ち
時間が長くなり全体として演算速度が余り上がら
ないこととなつた。 An information processing system generally includes a main memory (MM), a central processing unit (CPU) or channel processor (CHP) that uses the main memory (MM), and a processor that uses the CPU, CHP, and the MM.
(Main Memory). And in recent years, the above
Vector unit (VU) in addition to CPU, CHP, etc.
began to attend. This VU (Vector
Unit) is executed by so-called pipeline processing, and can process large amounts of data at extremely high speed. For this reason, the vector unit VU
The frequency of use of the MM is extremely high compared to the CPU and CHP. Therefore, a priority circuit (PRIO) is provided in the MCU, and these
The priority of MM usage is determined for VU, CPU, and CHP. The usage frequency of VU for MM is CPU,
Since it is much larger than that for CHP, MM interleaving is increased and the data supply capacity to VU is increased, but for CPU and CHP
When MM's memory cycles were occupied, VU's waiting time became longer and the overall calculation speed did not increase much.

そこで、前記MCU内に前記プライオリテイ回
路PRIOに加えてインタフエース回路INTを設
け、CPU、CHPについては該INTを介して該
PRIOに至り、一方、ベクトルユニツトVUに関
しては随時該PRIOに直接アクセス可能とする方
式が採用されるようになつた。該INTにはCHP
専用にバツフアメモリを設け、CHPの８バイト
リクエストをPRIOに対してはCPUのロードリク
エストと同様に64バイトリクエストに変換するな
どして、PRIOに対するアクセスの頻度を減少さ
せる工夫をしている。ところが、CPU、CHPが
最大3τに１回の割合で（τは１マシンサイクル）
MMに対するストア・リクエストを行なえるのに
も拘らず、前記INTを介することから最大で5τ
に１回という割合に落ち込んでしまう。そうする
と、仮りにCPU、CHPが3τ／１回の割合でスト
ア・リクエストを上げたとすると、5τ／１回の割
合で処理していたのではオーバフローを生じてし
まうことになる。 Therefore, in addition to the priority circuit PRIO, an interface circuit INT is provided in the MCU, and the CPU and CHP are connected via the INT.
On the other hand, regarding the vector unit VU, a system has been adopted that allows direct access to PRIO at any time. CHP for the INT
Efforts have been made to reduce the frequency of accesses to PRIO by providing dedicated buffer memory and converting 8-byte CHP requests to 64-byte requests to PRIO, similar to CPU load requests. However, the CPU and CHP run at a maximum rate of once every 3τ (τ is 1 machine cycle)
Although it is possible to make a store request to MM, the maximum time is 5τ due to the above INT.
The number of cases falls to 1 in 1. Then, if the CPU and CHP increase store requests at a rate of 3τ/1 time, overflow will occur if they are processed at a rate of 5τ/1 time.

従つて本発明の目的は前記オーバーフローを排
除可能な主記憶制御方法を提案することである。 Therefore, an object of the present invention is to propose a main memory control method capable of eliminating the above-mentioned overflow.

上記目的に従い本発明は、CPU又はCHPから
MMに対しストア・リクエストを実行するに際
し、一連の該ストア・リクエストにそれぞれ付帯
する一連のストア・アドレスを監視し、第ｋ回目
のストア・リクエスト（ｋは自然数）に付帯する
ストア・アドレスAD_kと第（ｋ＋１）回目のスト
ア・リクエストに付帯するストア・アドレス
AD_(k+1)とが連続アドレスであることが検知され
た場合、該第（ｋ＋１）回目のストア・リクエス
トをキヤンセルするとともに、第ｋ回目の前記ス
トア・リクエストの実行に引き続いて、該第ｋ回
目のストア・アドレスの末尾１ビツトを反転した
ストア・アドレスをもつて、前記第（ｋ＋１）回
目のストア・リクエストに対応するストアデータ
を前記主記憶装置にストアすることを特徴とする
ものである。 In accordance with the above purpose, the present invention provides
When executing a store request to the MM, a series of store addresses attached to each of the series of store requests is monitored, and the store address AD _k attached to the k-th store request (k is a natural number) is and the store address attached to the (k+1)th store request.
If it is detected that AD _(k+1) are consecutive addresses, the (k+1)th store request is canceled, and following the execution of the kth store request, the Store data corresponding to the (k+1)th store request is stored in the main storage device using a store address obtained by inverting one last bit of the kth store address. be.

以下図面に従つて本発明を説明する。 The present invention will be explained below with reference to the drawings.

第１Ａ図は一般的な情報処理システムの第１例
を示すブロツク図である。本図において、１１は
主記憶装置（MM）、１２は記憶制御装置
（MCU）、１３は中央処理装置（CPU）、１４は
チヤネルプロセツサ（CHP）、１５はベクトルユ
ニツト（VU）である。これらCPU１３、CHP
１４、VU１５は競合してMM１１を利用する。
そこで、MCU１２内のプライオリテイ回路
（PRIO）１６が、MM利用の競合に対して交通
整理を行なう。この場合の交通整理の一例は、 というパターンである。これによると、PRIO１
６は、CPU１３又はCHP１４からストア・リク
エストがあれば４回に１回はMM１１の専有を明
け渡さなければならず、CPU、CHPに妨げられ
てVUへのデータ供給のスループツトが上がらな
い。 FIG. 1A is a block diagram showing a first example of a general information processing system. In this figure, 11 is a main memory (MM), 12 is a storage control unit (MCU), 13 is a central processing unit (CPU), 14 is a channel processor (CHP), and 15 is a vector unit (VU). These CPU13, CHP
14. VU15 competes and uses MM11.
Therefore, a priority circuit (PRIO) 16 within the MCU 12 performs traffic control in response to competition in MM usage. An example of traffic control in this case is This is the pattern. According to this, PRIO1
6, if there is a store request from the CPU 13 or CHP 14, the MM 11 must be given over once every four times, and the throughput of data supply to the VU cannot be increased due to interference from the CPU and CHP.

そこでインタフエース回路を導入することが考
えられた。このインタフエース回路は前述のごと
く、CHPに対してバツフアメモリを設けるなど
してアクセス頻度を減らしている。第１Ｂ図は一
般的な情報処理システムの第２例を示すブロツク
図であり、記憶制御装置（MCU）１２内にさら
に、前記のインタフエース回路（INT）１７を
設ける。このようにして、ベクトルユニツトVU
１５のスループツトを向上させる。ところがこの
INT１７の存在により、CPU１３、CHP１４に
関する処理速度は低下してしまう。 Therefore, the idea was to introduce an interface circuit. As mentioned above, this interface circuit reduces access frequency by providing a buffer memory for CHP. FIG. 1B is a block diagram showing a second example of a general information processing system, in which the aforementioned interface circuit (INT) 17 is further provided within the storage control unit (MCU) 12. In this way, the vector unit VU
Improve throughput of 15. However, this
Due to the presence of INT17, the processing speed of CPU13 and CHP14 is reduced.

第２図は第１Ｂ図の情報処理システムにおいて
ストア・リクエストの処理速度が低下することを
説明するためのタイムチヤートであり、同図Ａは
CPU１３とINT１７との間の制御を示すタイム
チヤート、同図ＢはINT１７とPRIO１６との間
の制御を示すタイムチヤートであつて、これら２
つの制御は各々シエイクハンド形式のもとで行わ
れるものである。本図のＡ欄は例えばCPU１３
に関し、3τ／１回の割合でストア・リクエストの
実行が可能であることを示し、例えば第１Ａ図の
システムにおける動作がこれに当る。先ずのタ
イミングでストア・リクエストがCPUより送出
されるとMCUに至るまでのいわゆる装置間転送
で1τを経過し、その受付け通知ACPTをMCUが
発し、CPUに届くまでに2τを経過する。そして、
第１Ｂ図のシステムにおいて、例えばCPU１３
とINT１７との間の第１段階およびINT１７と
PRIO１６との間の第２段階についてみると、該
第１段階での平均的スループツトが例えば3τ／１
回であり、該第２段階での平均的スループツトが
例えば5τ／１回であるとすると、全体としてのス
ループツトは低い方の5τ／１回で定まつてしまう
ことになる。このことを表わしたのが本図のＢ欄
である。なおMMGOは主記憶装置起動を表わ
し、又、マシンサイクルτのうち黒丸を付したτ〓
は論理を単純化するために挿入したダミーサイク
ルである。このMMGOは、2τかけてINT１７へ
転送されている。 FIG. 2 is a time chart for explaining that the processing speed of store requests decreases in the information processing system shown in FIG. 1B, and FIG.
A time chart showing the control between the CPU13 and the INT17, B is a time chart showing the control between the INT17 and the PRIO16, and these two
Each of the two controls is performed in a shake hand format. Column A in this diagram is, for example, CPU13
Regarding this, it is shown that store requests can be executed at a rate of 3τ/1 time, which corresponds to the operation in the system shown in FIG. 1A, for example. First, when a store request is sent from the CPU, 1τ elapses in so-called inter-device transfer up to the MCU, and 2τ elapses before the MCU issues an acceptance notification ACPT and reaches the CPU. and,
In the system shown in Figure 1B, for example, the CPU 13
The first stage between and INT17 and INT17
Looking at the second stage with PRIO16, the average throughput in the first stage is, for example, 3τ/1.
If the average throughput in the second stage is, for example, 5τ/1 time, then the overall throughput will be determined at the lower value of 5τ/1 time. This is shown in column B of this figure. Note that MMGO represents main memory startup, and τ〓 with a black circle in the machine cycle τ
is a dummy cycle inserted to simplify the logic. This MMGO is transferred to INT17 over 2τ.

そこで本発明は最大3τ／１回の割合でアクセス
を生ずるものが、5τ／１回という割合に引き下げ
られてしまつたことによるアクセスの不足分を、
特別のアクセス手法によつてカバーするものとす
る。この特別のアクセス手法によれば、5τ／１回
というアクセスの割合が6τ／２回という割合に引
き上げられる。これはストア・アドレスの連続性
に着目したものであり、ストア・アドレスが連続
していることが分ればば次のストア・リクエスト
に付帯するストア・アドレスAD_(k+1)が、予め先
のストア・リクエストの実行時に決定されている
故、先のストア・リクエストについてなした第２
図Ｂの動作と全く同じことを今回のストア・リク
エストについても繰り返す必要はなく、部分的に
処理の流れを省略することができる。この省略に
基づく時間の余裕を、前述したオーバーフローの
カバーに当てれば良い。 Therefore, the present invention solves the shortfall in accesses caused by the rate of accesses occurring at a maximum rate of 3τ/1 time being reduced to 5τ/1 time.
shall be covered by special access methods. According to this special access method, the access rate of 5τ/1 time is increased to 6τ/2 times. This focuses on the continuity of store addresses, and if it is found that the store addresses are consecutive, the store address AD _(k+1) attached to the next store request will be set in advance. Because it was determined at the time the store request was executed, the second
There is no need to repeat exactly the same operation as in Figure B for the current store request, and the flow of processing can be partially omitted. The extra time resulting from this omission can be used to cover the above-mentioned overflow.

ストア・アドレスが連続しているか否かはアド
レスAD_kおよびAD_(k+1)の間で両最下位ビツトが
不一致および該最下位ビツト以外の両全ビツトが
一致という２条件によつて簡単に発見できる。こ
の一致は後述する一致フラグを“０”から“１”
へ切り換える。この連続性の発見を簡単に説明す
ると、アドレス１１０〓と１１１〓は連続、ある
いは１０１〓と１００〓も連続ということにな
る。なお・を付したビツトが前記の最下位ビツト
である。又、このような連続性を有するとき、先
回のアドレスAD_kから今回のアドレスAD_(k+1)を
再生することは、単なるビツト反転操作により極
めて容易である。 Whether the store addresses are consecutive or not can be easily determined by two conditions: the least significant bits of addresses AD _k and AD _(k+1) do not match, and all bits other than the least significant bit match. Can be discovered. This match changes the match flag (described later) from “0” to “1”.
Switch to To briefly explain the discovery of continuity, addresses 110 and 111 are continuous, or addresses 101 and 100 are also continuous. Note that the bit marked with * is the least significant bit. Furthermore, when such continuity exists, it is extremely easy to reproduce the current address AD _(k+1) from the previous address AD _k by simply reversing bits.

第３図は、本発明による方法によれば、5τ／１
回のアクセスを6τ／２回に増大できることを図解
的に説明するためのタイムチヤートであり、同図
ＡはCPU１３とINT１７との間の制御を示すタ
イムチヤート、同図ＢはINT１７とPRIO１６と
の間の制御を示すタイムチヤートであつて、これ
ら２つの制御は各々シエイクハンド形式のもとで
行われるものである。このタイムチヤートのＡ欄
は前記第２図のＡ欄と同じであるが、Ｂ欄を参照
すると6τ（−）の間に２回のMMGOがINT
１７に上がつていることが分る。これは前述した
一致フラグ（図中点線のＦ）の検出（論理“１”
の検出）のもとでは、図示する±１番地の操作
だけで、のリクエストに引続くリクエストを実
行可能である。ここにいう±１番地の操作と
は、上述した最下位ビツトの“単なるビツト反転
操作”に相当する。 FIG. 3 shows that according to the method according to the invention, 5τ/1
These are time charts for graphically explaining that the number of accesses can be increased to 6τ/2 times. Figure A is a time chart showing control between CPU13 and INT17, and Figure B is a time chart showing control between INT17 and PRIO16. This is a time chart showing the control between the two, and each of these two controls is performed under the shake hand format. Column A of this time chart is the same as column A of Figure 2 above, but when referring to column B, two MMGOs are INT during 6τ(-).
I see that it has increased to 17. This is the detection (logic “1”) of the match flag (dotted line F in the figure) mentioned above.
(detection), it is possible to execute the request following the request by only operating the ±1 addresses shown in the figure. The operation of the ±1 address here corresponds to the above-mentioned "mere bit inversion operation" of the least significant bit.

第４図はストア・アドレスの連続性を検出する
ための一ハードウエア例を示すブロツク図であ
る。本図においてADは各ストア・リクエストに
付帯するストア・アドレスであり、理論的には最
大3τ／１回という割合で発生し得る。そこで、こ
れを前述したアドレスの連続性に着目して、本
来、PRIO回路１６が5τ／１回という割合で処理
するものを6τ／２回へと増大する（なお、アドレ
スの連続性は例えば、いわゆるムーブ命令等で顕
著である）。このため一旦入力レジスタ４１へス
トアしたアドレスADを、アドレス・キユー４２
でバツフアしてストアする。アドレス・キユー４
２は縦属接続のレジスタ４２―１，４２―２…４
２―ｎからなる。ここで、第ｋ回のストア・リク
エストに係るアドレスAD_kと第（ｋ＋１）回のス
トア・リクエストに係るアドレスAD_(k+1)との間
の連続性は、比較回路４３で行なう。この比較回
路４３はストア・アドレス・ビツト（00〜28）に
関し、ビツト（00〜27）と（28）の検査を行な
う。つまり、先回のストア・リクエストに係るア
ドレスAD_k（レジスタ４２―１にストアされてい
る）と今回のストア・リクエストに係るアドレス
AD_(k+1)（レジスタ４１にストアされている）との
間の両ビツトすなわち（00〜27）_kおよび（00〜
27）_(k+1)と（28）_kおよび（28）_k+1の一致・不一致を
見る。ビツト（00〜27）について一致であり且つ
（28）について不一致なら一致フラグＦを“１”
とし、アドレスの連続性があることを表示する。
なお比較回路４３は、ビツト（00〜27）と（28）
とに分けてEOR（―Ｖ）操作を加えるものである。
又、各レジスタ４２―１，４２―２…４２―ｎに
はバリツド・フラグＶ（Ｖ１，Ｖ２…V_o）も付さ
れている。 FIG. 4 is a block diagram showing an example of hardware for detecting continuity of store addresses. In this figure, AD is a store address attached to each store request, which theoretically can occur at a maximum rate of 3τ/1 time. Therefore, focusing on the above-mentioned address continuity, the PRIO circuit 16 originally processes at a rate of 5τ/1 time, but increases it to 6τ/2 times (note that the address continuity is, for example, This is noticeable in so-called move commands, etc.). Therefore, the address AD once stored in the input register 41 is stored in the address queue 42.
Batsufua and store. address queue 4
2 are vertically connected registers 42-1, 42-2...4
Consists of 2-n. Here, the comparison circuit 43 determines the continuity between the address AD _k associated with the kth store request and the address AD _{(k+1) associated with the (k+1)th store} request. This comparison circuit 43 tests bits (00-27) and (28) regarding store address bits (00-28). In other words, the address AD _k (stored in register 42-1) related to the previous store request and the address related to the current store request.
AD _(k+1) (stored in register 41), i.e. (00-27) _k and (00-27)
Check the coincidence/mismatch between 27) _(k+1) and (28) _k and (28) _k+1 . If bits (00 to 27) match and bits (28) do not match, set match flag F to “1”.
and indicates that there is address continuity.
Note that the comparison circuit 43 has bits (00 to 27) and (28).
The EOR (-V) operation is added separately.
Further, each register 42-1, 42-2...42-n is also attached with a valid flag V (V1, V2...V _o ).

第５図は本発明の方法を実施する場合のプライ
オリテイ回路の一構成例を示すブロツク図であ
る。本図において５１は連続処理回路であり、第
４図に例示した、インタフエース回路INT内の
連続検出回路と協働する。５２は論理回路、５３
はリクエスト受付レジスタ群である。これらレジ
スタ群５３は、CPU、CHPではなく、前記ベク
トルユニツトVUからのストア・リクエスト群で
ある。論理回路５２は回路５１系からのCPU、
CHPに関するアクセス要求とレジスタ群５３系
からのVUに関するアクセス要求等を受け付け、
プライオリテイのチエツクならびにビジー・チエ
ツク（MM起動が可能か否かの検査）を行なつ
て、MMGO（主記憶装置起動信号）ならびに付
帯するアドレスADを送出する。 FIG. 5 is a block diagram showing an example of the configuration of a priority circuit when implementing the method of the present invention. In this figure, 51 is a continuous processing circuit, which cooperates with the continuous detection circuit in the interface circuit INT illustrated in FIG. 52 is a logic circuit, 53
is a group of request reception registers. These register groups 53 are store requests from the vector unit VU rather than the CPU or CHP. The logic circuit 52 is a CPU from the circuit 51 system,
Accepts access requests related to CHP and access requests related to VU from register group 53 system,
It performs a priority check and a busy check (checks whether MM activation is possible), and sends out MMGO (main memory activation signal) and the accompanying address AD.

ところで、前記連続処理回路５１は、第４図に
示した一致フラグＦおよびアドレスADを受信
し、セレクトゲート５１―１および５１―２にそ
れぞれ入力する。このセレクトゲートは通常はア
ドレスAD側を開とする。つまり、レジスタＦ，
ＲおよびＶには、そのまま第４図の一致フラグ、
アドレス（00〜28）およびバリツド・フラグＶの
内容が入る。このバリツド・フラグは当該アドレ
スに係るストア・リクエストの有効／無効を表示
するものであり、通常は有効（“１”）である。 Incidentally, the continuous processing circuit 51 receives the coincidence flag F and address AD shown in FIG. 4, and inputs them to select gates 51-1 and 51-2, respectively. This select gate is normally open on the address AD side. That is, register F,
For R and V, match flags shown in Figure 4,
Contains the address (00-28) and the contents of the valid flag V. This valid flag indicates whether the store request related to the address is valid or invalid, and is normally valid (“1”).

ここで、一致フラグＦに論理“１”が入つてき
たとする。すると、このときはレジスタＦに
“１”が入り、セレクト信号Ｓ（“１”）は、セレク
トゲート５１―１，５１―２を前記モードと逆の
モードに切り換える。すると、セレクトゲート５
１―２は、先回のアドレスの最下位ビツト（ビツ
ト28）のみを単純にビツト反転した（インバータ
５５による）ビツトを再びレジスタＲへ戻す。こ
れが第（ｋ＋１）回目のストア・リクエストに係
るアドレスとなり、アドレスAD_kをもとに隣接ア
ドレスAD_k+1が即座に得られることになる。この
とき、一致フラグはインバータ５４により強制的
に零リセツトされてゲート５１―１よりレジスタ
Ｆに戻される。そして、今回（ｋ＋１）のスト
ア・リクエストはキヤンセルされなければならな
いから、バリツド・フラグＶもNANDゲート５
６により強制的に“０”に変換される。従つて第
ｋ回のストア・リクエストで見かけ上２つの連続
したアドレスについてのストア・アクセスを処理
したことになる（第３図のＢ参照）。 Here, it is assumed that a logic "1" is entered in the match flag F. Then, at this time, "1" is entered in the register F, and the select signal S ("1") switches the select gates 51-1 and 51-2 to a mode opposite to the above mode. Then select gate 5
1-2 simply inverts only the least significant bit (bit 28) of the previous address (by inverter 55) and returns it to register R again. This becomes the address related to the (k+1)th store request, and the adjacent address AD _k+1 can be immediately obtained based on the address AD _k . At this time, the match flag is forcibly reset to zero by the inverter 54 and returned to the register F through the gate 51-1. Then, since the store request (k+1) this time must be canceled, the valid flag V is also set to NAND gate 5.
6, it is forcibly converted to “0”. Therefore, the k-th store request apparently processes store accesses for two consecutive addresses (see B in FIG. 3).

なお第（ｋ＋１）回目のストア・リクエストに
対応するストアデータは第ｋ回目のストア・リク
エストに対応するストアデータが送られるのに引
き続いて送られる。すなわち、一致フラグＦを伴
う第ｋ回目のストア・リクエストに対応するスト
アデータを送るタイミングを第ｋ回目のリクエス
トに対するMMGOからＮクロツク目とすると、
第（ｋ＋１）回目のストアデータは第（ｋ＋１）
回目のMMGOからＮクロツク目に送られる。 Note that the store data corresponding to the (k+1)th store request is sent successively after the store data corresponding to the kth store request is sent. That is, if the timing for sending the store data corresponding to the k-th store request with the match flag F is the N-th clock from the MMGO for the k-th request, then
The (k+1)th store data is the (k+1)th store data.
Sent to the Nth clock from the MMGO.

以上説明したように本発明によれば従来の5τ／
１回の割合を6τ／２回の割合に引上げてアクセス
処理可能となり、ベクトルユニツトと通常の
CPU等が協働するシステムに応用してその効果
は大である。 As explained above, according to the present invention, the conventional 5τ/
It is now possible to process accesses by increasing the rate of 1 time to 6τ/2 times, and the vector unit and normal
The effect is great when applied to systems where CPUs and the like work together.

【図面の簡単な説明】[Brief explanation of drawings]

第１Ａ図は一般的な情報処理システムの第１例
を示すブロツク図、第１Ｂ図は一般的な情報処理
システムの第２例を示すブロツク図、第２図は第
１Ｂ図の情報処理システムにおいてストア・リク
エストの処理速度が低下することを説明するため
のタイムチヤート、第３図は、本発明による方法
によれば、5τ／１回のアクセスを6τ／２回に増大
できることを図解的に説明するためのタイムチヤ
ート、第４図はストア・アドレスの連続性を検出
するための一ハードウエア例を示すブロツク図、
第５図は本発明の方法を実施する場合のプライオ
リテイ回路の一構成例を示すブロツク図である。 １１…主記憶装置、１２…記憶制御装置、１３
…中央処理装置、１４…チヤネルプロセツサ、１
５…ベクトルユニツト、１６…プライオリテイ回
路、１７…インタフエース回路、４２…アドレ
ス・キユー、４３…比較回路。 FIG. 1A is a block diagram showing a first example of a general information processing system, FIG. 1B is a block diagram showing a second example of a general information processing system, and FIG. 2 is a block diagram showing a second example of a general information processing system. FIG. 3 is a time chart for explaining that the processing speed of store requests decreases, and diagrammatically explains that according to the method according to the present invention, 5τ/1 access can be increased to 6τ/2 accesses. Figure 4 is a block diagram showing an example of hardware for detecting continuity of store addresses.
FIG. 5 is a block diagram showing an example of the configuration of a priority circuit when implementing the method of the present invention. 11... Main storage device, 12... Storage control device, 13
...Central processing unit, 14...Channel processor, 1
5...Vector unit, 16...Priority circuit, 17...Interface circuit, 42...Address queue, 43...Comparison circuit.

Claims (1)

【特許請求の範囲】 １ 少なくとも主記憶装置と、該主記憶装置に対
して記憶制御装置を介してストア・リクエストを
発生する中央処理装置等とを備え、かつ、該記憶
制御装置は、該中央処理装置等の側に設けられる
インタフエース回路および前記主記憶装置の利用
順位に関する優先度を決定するプライオリテイ回
路を含むとともに、前記中央処理装置等と前記イ
ンタフエース回路との間の制御および該インタフ
エース回路と前記プライオリテイ回路との間の制
御がそれぞれシエイクハンド形式のもとで行われ
る情報処理システムにおいて、 前記中央処理装置等が前記主記憶装置に対して
前記ストア・リクエストを実行するに際し、一連
の該ストア・リクエストにそれぞれ付帯する一連
のストア・アドレスの連続性を監視し、第ｋ（ｋ
は自然数）回目の該ストア・リクエストに付帯す
るストア・アドレスAD_kと第（ｋ＋１）回目の該
ストア・リクエストに付帯するストア・アドレス
AD_(k+1)とが連続であることが検出されたとき、
該（ｋ＋１）回目のストア・リクエストをキヤン
セルするとともに、第ｋ回目の前記ストア・リク
エストの実行に引き続いて、該第ｋ回目のスト
ア・アドレスの末尾１ビツトを反転したストア・
アドレスをもつて、前記第（ｋ＋１）回目のスト
ア・リクエストに対応するストアデータを前記主
記憶装置にストアすることを特徴とする主記憶制
御方法。[Scope of Claims] 1. At least a main storage device, a central processing unit, etc. that generates a store request to the main storage device via a storage control device, and the storage control device It includes an interface circuit provided on the side of the processing unit, etc., and a priority circuit that determines the priority regarding the usage order of the main storage device, and controls between the central processing unit, etc. and the interface circuit, and the interface circuit. In an information processing system in which control between the ace circuit and the priority circuit is performed in a shake-hand format, when the central processing unit or the like executes the store request to the main storage device, a series of The continuity of a series of store addresses attached to each store request is monitored, and the kth (k
is a natural number) store address AD _k attached to the store request and the store address attached to the (k+1)th store request.
When it is detected that AD _(k+1) is continuous,
The (k+1)th store request is canceled, and following the execution of the kth store request, the store request is executed by inverting the last 1 bit of the kth store address.
A main memory control method characterized in that store data corresponding to the (k+1)th store request is stored in the main memory device with an address.