SU1096647A1 - Control unit for program interrupts - Google Patents
Control unit for program interrupts Download PDFInfo
- Publication number
- SU1096647A1 SU1096647A1 SU833569108A SU3569108A SU1096647A1 SU 1096647 A1 SU1096647 A1 SU 1096647A1 SU 833569108 A SU833569108 A SU 833569108A SU 3569108 A SU3569108 A SU 3569108A SU 1096647 A1 SU1096647 A1 SU 1096647A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- register
- elements
- block
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Abstract
УСТРОЙСТВО УПРАВЛЕНИЯ ПРЕРЫВАНИЕМ ПРОГРАММ, содержащее сумматор , блок Пс1м ти, п ть блоков элементов И, блок элементов И-НЕ, четыре регистра, три элемента ИЛИ, три элемента И, причем выход блока элементов И-НЕ соединен с первым входом сумматора, выход суммы и знаковый выход которого подключены к первому и второму входам первого блока эЛе-. ментов И соответственно, выход которого подключен к входу первого регистра , первый вход блока элемента И-НЕ Подключен к выходу второго блока элементов И, первый вход которого подключен к первому выходу второго регистра, первые входы третьего и четвертого блоков элементов И подключены к выходам первого и второго элементов И соответственно,второй вход третьего блока элементов И подключен к первому выходу четвертого регистра, отличающеес тем, что, с целью повышени производительности,в He- го введены п тый регистр, два элемента НЕ и три схемы сравнени , при .чем второй вход блока элементов И-НЕ вл етс запросным входом устройства, второй и третий входы сумматора подключены к выходам первого регистра и третьего блока элементов И соответственно , знаковый выход сумматора подключен к выходу прерывани устройства,признаковый выход сумматора подключен к первому входу первого элемента ИЛИ и управл ющему входу первой схемы сравнени , первый вход которой подключен к выходу сукматора,а второй вход к первому выходу третьего регистра, который также подключен к первым входам второй и третьей схем сравнени , .первый и второй выходы несравнени первой схемы сравнени подключены соответственно к управл ющему входу второй сравнени и первому входу третьего элемента И,/ выход которого вл етс управл ющим входом третьей схемы сравнени , второй вход которой подключен к первому выходу с S четвертого регистра, а первый выход - к тактовому входу четвертого (Л регистра и второму входу первого элемента ИЛИ, третий вход которого подключен к первое выходу несравнени второй схелы сравнени , четвертый вход первого элемента ИЛИ подключен к управл кйцему входу устройства и входу сброса четвертого регистра , выход первого, элемента ИЛИ вл етс считывающим входом блока ;о а: пам ти, информационный выход которого подключен к входу третьего регистра , управл ющий вход устройства пода ключен к входу записи блока пам ти, 4i выход п того регистра соединен с информационным входом блока пам ти и vl вл етс информационным выходом устройства , п тый и шестой входы первого элемента ИЛИ соединены с вторыми выходами несравнени второй и третьей схем сравнени , второй выход четвертогчэ регистра соединен с первым входом п того блока элементов И, выход которого соединен с первым вхо- , дом п того регистра второй вход которого соединен с выходом четвертого блока элементов И, второй вход которого соединен с вторым выходом втррого регистра и с входом второгоA PROGRAM INTERRUPTED CONTROL DEVICE containing an adder, a PS1m block, five AND blocks, an AND-NOT block, four registers, three OR elements, three AND blocks, the output of the AND block of the elements AND-NOT connected to the first input of the adder, the sum output and the sign output of which is connected to the first and second inputs of the first block eLe. cops And, respectively, the output of which is connected to the input of the first register, the first input of the block of the element AND NOT Connected to the output of the second block of elements AND, the first input of which is connected to the first output of the second register, the first inputs of the third and fourth blocks of the elements And connected to the outputs of the first and The second And elements, respectively, the second input of the third block And elements connected to the first output of the fourth register, characterized in that, in order to improve performance, the Fifth register, two elements NOT and three comparison circuits, in which case the second input of the block of AND-NOT elements is the device's request input, the second and third inputs of the adder are connected to the outputs of the first register and the third block of elements AND, respectively, the character output of the adder is connected to the interrupt output of the device, the indicative output of the adder is connected to the first input of the first OR element and the control input of the first comparison circuit, the first input of which is connected to the output of the sucmator, and the second input to the first output of the third register, which is also connected to the first the inputs of the second and third comparison circuits, the first and second non-comparison outputs of the first comparison circuit are connected respectively to the control input of the second comparison and the first input of the third element AND whose output is the control input of the third comparison circuit, the second input of which is connected to the first output with the S of the fourth register, and the first output to the clock input of the fourth (L register and the second input of the first OR element, the third input of which is connected to the first non-comparison output of the second comparison circuit, the fourth input the first element OR is connected to the control input of the device and the reset input of the fourth register, the output of the first, element OR is the read input of the block; oa: a memory whose information output is connected to the input of the third register, the control input of the device is connected to the write input the memory block, 4i output of the fifth register is connected to the information input of the memory block and vl is the information output of the device, the fifth and sixth inputs of the first OR element are connected to the second outputs of the second and third cs By comparison, the second output of the fourth quarter register is connected to the first input of the fifth block of I elements, the output of which is connected to the first input of the fifth register of the second input of which is connected to the output of the fourth block of And elements, the second input of which is connected to the second output of the third register and with the entrance of the second
Description
элемента ИЛИ, выход которого соединен с первьти входом второго элемента И и через элемент НЕ с первым входом нервозно элемента И и с вторым входом третьего элемонта И, выходы первого и второго элементов И подключены соответственно к вторым входс1М п того и второго блоков элементов И, информационные входы второго и четвертого регистров соединены с вторым выходом третьего регист-, ра и с входом третьего элемента ИЛИ, выход которого через элемент НЕ соединен с вторыми входами первого и второго элементов И и с сигнальным выходом устройства, тактовый вход второго регистра соедин ен с вторым . BEjJxoдoм второй сравнени .an OR element whose output is connected to the first input of the second element AND and through the element NOT to the first input of the nervous element AND and to the second input of the third element And, the outputs of the first and second elements AND are connected respectively to the second input of the fifth and second blocks of the AND elements, informational the inputs of the second and fourth registers are connected to the second output of the third register, and to the input of the third OR element, whose output is NOT connected to the second inputs of the first and second And elements and to the signal output of the devices , The clock input of a second register coupled to a second ene. BEJJodom second comparison.
Изобретение относитс к вычислительной технике и может быть использовано в универсальных мультипрограммных вычислительных системах.The invention relates to computing and can be used in universal multi-program computing systems.
Известно устройство дл обслуживани запросов,.содержащее блок управлени , блок пам ти, блок настройки , регистры, схему сравнени , сумматор-вычислитель, два блока выбора наибольшего числа и два узла .обнаружени нулевого кода ij .A device for servicing queries, comprising a control block, a memory block, a tuning block, registers, a comparison circuit, an adder-calculator, two blocks for selecting the largest number and two nodes for detecting a zero code ij, is known.
йедосугаток этого устройства состоит в том, что .оно обладает ограниченными функциональными возможност ми , так как основное егЬ назначение максимально использовать ресурсы вычислительной систелЕл исключает приме нение устройства и системах реального времени.The device of this device consists in the fact that it possesses limited functional capabilities, since the main purpose is to maximize the use of the resources of the computing system, eliminating the use of the device and real-time systems.
Наиболее близким к изобретению по технической сущности и достигаемому результату вл етс устройство управлени прерыванием программ, содержащее регистр запросов, вход которого вл етс информационным входом устройства, дев ть групп элементов И, три элемента ИЛИ, блок пам ти , регистр, первый и второй выходы устройства, две группы элементов ИЛИ, группа элементов НЕ, п ть элементов И, триггер приоритета, сумматор , выходной регистр, регистр операций , первый и второй информационные выходы устройства, причем первый выход регистра запросов соединен с первыми входами первой и второй группы элементов И, а второй вход с первыми входами первого, второго и третьего элементов И, третий выход - с первыми входами четвертого и п того элементов И, а также второго элемента ИЛИ, выход второй группы элементов И соединен с входом регистра свободных ресурсов, выход которого подключен к первому входу четвертой группы элементов И, выход второго,элемента ИЛИ соединен с вторыми входами первой и четвертой групп элементов И, выход третьей группы элементов И соединен с первым входом второй группы элементовThe closest to the invention in technical essence and the achieved result is a program interrupt control device containing a query register, the input of which is the information input of the device, nine groups of AND elements, three OR elements, memory block, register, first and second outputs of the device , two groups of elements OR, a group of elements NOT, five elements AND, a priority trigger, an adder, an output register, a register of operations, the first and second information outputs of the device, the first output of the register owls are connected to the first inputs of the first and second groups of elements AND, and the second input with the first inputs of the first, second and third elements AND, the third output with the first inputs of the fourth and fifth elements AND, and also the second element OR, the output of the second group of elements AND connected to the input of the register of free resources, the output of which is connected to the first input of the fourth group of elements AND, the output of the second, element OR is connected to the second inputs of the first and fourth groups of elements AND, the output of the third group of elements AND is connected to the first input of the second Rupp elements
ИЛИ, выход которого подключен к входу выходного регистра, выход группы элементов НЕ соединен с первым входом сумматора, а выход четвертойOR, the output of which is connected to the input of the output register, the output of the group of elements is NOT connected to the first input of the adder, and the output of the fourth
группы элементов И - с первым входом первой группы элементов ИЛИ, выход которой соединен с вторым входом сумматора. Кроме этого, второй вход п той группы элементов Иgroups of elements AND with the first input of the first group of elements OR, the output of which is connected to the second input of the adder. In addition, the second input of the n group of elements And
0 подключен к первому входу устройства , а выход соединен с входом первой группы элементов ИЛИ, выход первого .элемента И соединен с входом триггера приоритета и треть5 им входом регистра операций, а также со вторыми входами шестой группы элементов И и первого элемента ИЛИр информационный выход су -1матора соединен с первым входом второй группы элементов И, первый управл ющий выход - с вторыми входами второй группы элементов И, первого и четвертого элементов И, второй управл ющий выход - с вторыми входс1ми второго и п того элементов И, выход второго элемента И соединен с управл ющим входом блока пам ти, а также с вторым входом регистра операций и третьим входом первого элемента ИЛИ, выход третьего элемента И сое0 динен с первым входом третьего элемента ИЛИ, а второй вход - с первым , выходом триггера приоритета, второй выход которого соединен с вторым входом второго элемента ИЛИ, выход0 is connected to the first input of the device, and the output is connected to the input of the first group of elements OR, the output of the first element AND is connected to the input of the priority trigger and the third one by the input of the operation register, as well as the second inputs of the sixth group of elements AND and the first element ILIR information output su A -1mator is connected to the first input of the second group of elements I, the first controlling output to the second inputs of the second group of elements I, the first and fourth elements I, and the second controlling output to the second inputs of the second and fifth elements I, you The second AND element is connected to the control input of the memory block, as well as to the second input of the operation register and the third input of the first OR element, the output of the third AND element, is connected to the first input of the third OR element, and the second input to the first, priority trigger output , the second output of which is connected to the second input of the second element OR, the output
5 четвертого элемента И соединен с5 of the fourth element and is connected to
вторым входом седьмой группы элементов И и четвертым входом первого элемента ИЛИ, выход шестой группы элементов И соединен с вторым вхо0 дом второй группы элементов ИЛИ, выход п того элемента И -г с вторым входом третьего элемента ИЛИ, выход которого подключен к второму входу третьей группы элементов И, а такжеthe second input of the seventh group of elements AND and the fourth input of the first element OR, the output of the sixth group of elements AND connected to the second input of the second group of elements OR, the output of the fifth element AND -g with the second input of the third element OR, the output of which is connected to the second input of the third group elements and as well
c к первым выходам первого элемента ИЛИ и регистра операций. Выход блока пам ти соединен с первым и третьим входами п той группы элементов И и второй группы элементов ИЛИ соответственно , выход седьмой грлппы элементов и соединен с информационным входом блока пам ти и четвертым входом второй группы элементов ИЛИ, а выход выходного регистра с первым входом дев той группы элементов И, выход которой подключен к первому информсщионному выходу устройства, выход регистра операций соединен с первым входом дев той группы элементов И, выход которого подключен к второму информационному выходу устроства , кроме, этого, вторые входы восьмой и дев той групп элемента И подключены к второму входу устройства 2 . . Однако в устройстве не производит с минимизаци количества снимаелвлх с решени задач и выcвo6oждae шx при этом ресурсов пам ти дл обслуживани приоритетных запросов. Следовательно устройство не использует имеющиес возможности по эффективной загрузке ЭВМ, не обеспечивает минимального времени постановки запроса на обслуживание, т.е. обладает ограниченными функциональными возможноет ми . I Цель изобретени - повышение про-изводительности устройства. Поставленна цель достигаетс тем, что а устройство управлени пре рыванием программ, содержавшее сумматор , блок пам ти, п ть блоков элементов И, блок элементов И-НЕ, четыре регистра, три элемента ИЛИ, три элемента И, причем выход блока элементов И-НЕ соединен с первым входом сумматора, выход суммы и знаковый выход которого подключены к первому и второму входам первого блока элe teнтoв И соответственно, выход которого подключен к входу первого регистра, первый вход блока элементов И-НЕ подключен к выходу второго блока элементов И, первый вход которого подключен к второму выходу второго регистра, первые входы третьего и четвертого блоков элементов И подключены к выходам первого и второго элементовИ соответственно, второй вход третьего блока элементов И под ключей к первому выходу четвертого per icTpa, введены п тый регистр,два элемента НЕ и три схемы сравнени , причем второй вход блока элементов Н вл етс запросным входом устройства , второй и третий входы сумматор Подключены к выходам первого регистра и третьего блока элементов И соот ветственно, знаковый выход сумматора подключен к выходу прерывани устройства , признаковый выход сумматора подключен к первому входу первого элемента ИЛИ и управл ющему входу первой схемы сравнени ,первый вход которой подключен к выходу суммы сумматора, а второй вход - к первому выходу третьего регистра, который также подключен к первым входам второй и третьей схемы сравнени , первый и второй выходы несравнени первой схемы сравнени подключены соответственно к управл ющему входу второй схемы сравнени и первому входу третьего элемента И, выход которого вл етс управл к цим входом третьей схемы сравнени , второй вход которой подключен к первому выходу четвертого регистра, а первый выход - к такто- , вому входу четвертого регистра и второму входу первого элемента ИЛИ, третий вход которого подключен к первому выходу несравнени второй cxeNM сравнени , четвертый вход первого элемента ИЛИ подключен к управл ющему входу устройства и входу сброса четвертого регистра, выход первого элемента ИЛИ вл етс считывающим входом блока пам ти, информационйый выход которого подключен к входу третьего регистра, управл ющий вход устройства подключен к входу записи блока пам ти, выход п того регистра соединен с информационным входом блока пам ти и вл етс информационным выходом устройства, 1ПЯТЫЙ и шестой входы первого элемента ИЛИ соединены с вторыми выходами несравнени второй и третьей схем сравнени , второй выход четвертого регистра соединен с первым входом п того блока элементов И, выход которого соединен с первым входом п того регистра, второй вход которого соединен с выходом четвертого блока элементов И, второй вход которого соединен ,с вторым выходом второ - го регистра и с входом второго элемента ИЛИ,выход которого соединен с первым входом второго элемента И и через элемент НЕ с первым входом первого элемента И и с вторым входом третьего элемента И,выходы первого и второго элементов И подключены соответственно к вторым входам п того и второго блоков элементов И, информационные входы второго и четвертого регистров соединены с вторым выходом третьего регистра и с входом третьего элемента ИЛИ, выход которого через элемент НЕ соединен с вторыми входами первого и второго элементов И и с сигнальным выходом устройства, тактовый вход второго регистра соединен с вторым выходом второй схемы сравнени . На чертеже представлена структурна схема устройства. Предлагаемое устройство содержит блок 1 элементов НЕ, регистр 2, сумматор 3, блоки 4-6 элементов И, схему 7 сравнени , регистр 8,схемы 9 и 10 сравнени , элемент И 11, элемент НЕ 12, элемент ИЛИ 13, блок 14 элементов И, регистр 15, регистр 16. блок 17 элементов И, элемент ИЛИ 1 элемент НЕ 19, элемент ИЛИ 20, регистр 21, блок 22 пам ти, элементы И 23 и 24, информационный вход 25 устройства, управл ющий вход 26 устройства, выход 27 прерывани уст роства, информационный выход 28 уст ройства, сигнальный выход 29 устрой ства. В блоке 22 пам ти с помощью oneрационной системы хранитс и обновл етс таблица ха{ актеристик, решаю щихс в ЭВМ задач, в число которых вход т номера задач и выделенные дл них ресурсы пам ти. При поступлени приоритетного запроса требуемые ре сурсы которого превышают имеющиес в системе свободные ресурсы, производитс поиск эадач-каидидатов на упр тывание (сн тие с решени с освобождением зан тых ресурсов) тат КИМ образом, что их количество оказываетс минимальным. Поиск задачи дл упр тывани ведетс путем просмотра всей таблицы и выбора задачи с минимальными ресурсами. Если же такой задачи не находитс , то упр ты вс1етс задача с максимальными ресур сами и поиск продолжаетс . Устройство работает следующим об разом. По информационному входу 25 устройства в сумматор 3 вводитс обрат ный КОД: Tpe6ye ix ресурсов запроса, который складываетс в сумматоре 3 с кодом свободных ресурсов, поступи шим-с регистра 2. Если свободных ресурсов достаточно дл п.оступившег запроса, то на первом выходе суммато ра,соответствующем знаку плюс результата , по витс сигнал,который . разрешает передачу результата сумми ровани на регистр 2 свободных ресур сов и извещает систему через выхо 27 об окончании работы устройства, т.е. прерывает систему, котора начинает обслуживание пришедшего, запроса . При недостатке свободных ресурсо по вл етс сигнал на втором выходе сумматора 3, который через элемент ИЛИ 18 считывает очередную чейку из блока 22 пам ти на регистр 21, а также разрешает сравнить в схеме результат суммировани и код, хран щийс в старших разр дах регистра 2 Если ресурсов очередной задачи достаточно, то на первом входе схемы 7 срав.нени по вл етс сигнал, который разрешает сравнить содержимое регистра старших разр дов регист ра 2 1 очередной задачи и регистра 8 Если ресурсы у очередной задачи (регистр 21) окажутс меньше,чем у минимальной из предьщущих (регистр 8 то сигн.ал с первого выхода схемы 9 разрешает прием содержимого регист ра 21 в регистр. 8. Он же через элемент ИЛИ 18 поступает на вход чтени блока 22 пам ти. По вление сигнала на втором выходе схемы 9 сравнени говорит о том, что код ресурсов очередной задачи оказываетс больше, чем код ресурсов в регистре 8 и поэтЬму производите чтение параметров следующей задачи из блока пам ти. При по влении сигнала на втором выходе схемы 7 ипри отсутствии номера максимальной задачи в регистре 8, о чем говорит сигнал на выходе элемента НЕ 12, инициируетс процесс сравнени кода ресурса в регистре 15 и кода ресурса в регистре 21, что осуществл етс схемой 10 сравнени . ЕСЛИ код ресурсов регистра 15 меньше, что .определ етс наличием сигнала на первом выходе схемы 10 сравнени , то осуществл етс пересылка кода параметров очередной задачи «3 регистра 21 в регистр 15. Сигнал с первого выхода схемы 10 сравнени также поступает на вход элемента ИЛИ 18 дл считывани очередной чейки из блока 22 пам ти. Это происходит и при наличии сигнала на втором выходе схемы 10. В этом случае содержимое регистра 15 остаетс неизменным . Просмотр чеек пам ти продолжаетс до тех пор, пока на регистр 21 -не считываетс нулевой код, что означает окончание просмотра характеристик всех решающихс в системе задач. При этом на выходе элемента НЕ 19 по вл етс единичный сигнал, который поступает на входы элементов И 23 и 24. Если среди рассмотренных задач не окажетс ни одной задачи, ресурсов которой хватило бы дл обслуживани поступившего запроса,то в регистре 8 имеетс нулевой код и при этом единичный сигнал с выхода элемента НЕ 12 позвол ет сработать элементу И 23. Сигнал с его выхода разрешает передачу максимального кода jpecypca из регистра 15 на сумматор 3, который складываетс с предыдущим результатом. Выходной сигнал с элемента И 23 также разрешает пере.дачу содержимого регистра 15 на регистр 16 через блок 17 элементов И. При этом на выходе 29 по вл етс сигнал, по которому система производит упр тывание выбранной задачи. После упр тывани исключаетс строка характеристик упр танной задачи из блока пам ти по выходному сигналу из регистра 16 и управл ющему сигналу, который также обнул ет регистр 15, а затем через схему ИЛИ 18 производит считывание очередной чейки из блока пам ти, т.е. начинает очередной просмотр оставшихс в решении задач.c to the first outputs of the first OR element and the register of operations. The output of the memory block is connected to the first and third inputs of the fifth group of elements AND and the second group of elements OR, respectively, the output of the seventh group of elements and connected to the information input of the memory block and the fourth input of the second group of elements OR, and the output of the output register with the first input of nine the group of elements And, the output of which is connected to the first informative output of the device, the output of the operation register is connected to the first input of the ninth group of elements And, the output of which is connected to the second information output of the device besides this, the second inputs of the eighth and ninth groups of the element I are connected to the second input of the device 2. . However, the device does not perform with minimization of the number of offloads from the solution of problems and ensures that the memory resources are available to service the priority requests. Consequently, the device does not use the existing capabilities for efficient computer loading, does not provide the minimum time for submitting a service request, i.e. possesses limited functional possibilities. I The purpose of the invention is to increase the productivity of the device. The goal is achieved by the fact that a program interrupt control unit containing an adder, a memory block, five AND blocks, an AND-NOT block, four registers, three OR elements, three AND blocks, and the output of the AND-NOT block connected to the first input of the adder, the output of the sum and the sign output of which is connected to the first and second inputs of the first antenna unit AND, respectively, the output of which is connected to the input of the first register, the first input of the block of elements AND NOT connected to the output of the second block of elements AND, first in the course of which is connected to the second output of the second register, the first inputs of the third and fourth blocks of elements I are connected to the outputs of the first and second elements, respectively, the second input of the third block of elements AND under the keys to the first output of the fourth per icTpa, the fifth register, two elements NOT and three comparison circuits, the second input of the block of elements H being the request input of the device, the second and third inputs of the adder. They are connected to the outputs of the first register and the third block of elements. And respectively, the sign output of the adder Connected to the interrupt output of the device, the indicative output of the adder is connected to the first input of the first OR element and the control input of the first comparison circuit, the first input of which is connected to the totalizer output of the adder, and the second input to the first output of the third register, which is also connected to the first inputs of the second and the third comparison circuit, the first and second non-comparison outputs of the first comparison circuit are connected respectively to the control input of the second comparison circuit and the first input of the third And element, the output of which is control to the input of the third comparison circuit, the second input of which is connected to the first output of the fourth register, and the first output to the clock input, the fourth register and the second input of the first OR element, the third input of which is connected to the first non-comparison output of the second cxeNM comparison, the fourth input the first element OR is connected to the control input of the device and the reset input of the fourth register, the output of the first element OR is the read input of the memory unit, the information output of which is connected to the input of the third register, the device input is connected to the memory input of the memory unit, the output of the fifth register is connected to the information input of the memory unit and is the information output of the device, 1NIFT and the sixth inputs of the first OR element are connected to the second outputs of the second and third comparison circuits, the second output the fourth register is connected to the first input of the fifth block of elements I, the output of which is connected to the first input of the fifth register, the second input of which is connected to the output of the fourth block of elements AND, the second input of which is connected the second output of the second register and the input of the second element OR, the output of which is connected to the first input of the second element AND and through the element NOT to the first input of the first element AND and to the second input of the third element AND, the outputs of the first and second elements AND are connected respectively to the second the inputs of the fifth and second blocks of the And elements, the information inputs of the second and fourth registers are connected to the second output of the third register and to the input of the third OR element, the output of which through the element is NOT connected to the second inputs of the first and second AND elements and a signal output device, the clock input of the second register is connected to the second output of the second comparing circuit. The drawing shows a block diagram of the device. The proposed device contains a block of 1 elements NOT, a register 2, an adder 3, blocks 4-6 of elements AND, a comparison circuit 7, register 8, circuits 9 and 10 of comparison, an element 11, an element NOT 12, an element OR 13, a block 14 of elements AND , register 15, register 16. block 17 elements AND, element OR 1 element NOT 19, element OR 20, register 21, block 22 of memory, elements AND 23 and 24, information input 25 of the device, control input 26 of the device, output 27 interrupt the device, information output 28 of the device, signal output 29 of the device. In block 22 of memory, a table of ha {actorist solving problems in a computer, including task numbers and memory resources allocated to them, is stored and updated with the help of an rational system. When a priority request is received, the required resources of which exceed the available resources in the system, a search is made for clearing (cessation from the decision with the release of occupied resources) from the CIM in such a way that their number is minimal. The search for a task for simplification is conducted by viewing the entire table and selecting a task with minimal resources. If there is no such task, then the task is completed with the maximum resources and the search continues. The device works as follows. By the information input 25 of the device, the inverse code is entered into the adder 3: Tpe6ye ix of the request resources, which is added in the adder 3 with the code of free resources received from register 2. If there are enough free resources for the incoming request, then the first output of ra, corresponding to the plus sign of the result, according to the Wits signal, which. allows the transfer of the summation result to the register of 2 free resources and notifies the system via output 27 of the termination of the device operation, i.e. interrupts the system that starts servicing the incoming request. When there is a shortage of free resources, a signal appears at the second output of the adder 3, which, through the OR element 18, reads the next cell from memory block 22 to register 21, and also allows comparing the result of the summation and the code stored in the high register bits 2 in the circuit If the resources of the next task are sufficient, then a signal appears at the first input of the comparison circuit 7, which allows to compare the contents of the high order register of the 2 1 next task and the register 8 if the next task resources (register 21) turn out to be less thanof the first one (register 8 then the signal from the first output of circuit 9 allows the contents of register 21 to be received in register 8. It also through the OR 18 element enters the read input of memory 22 block. The appearance of a signal at the second output of circuit 9 indicates that the resource code of the next task is larger than the resource code in register 8 and therefore read the parameters of the next task from the memory block.When a signal appears at the second output of circuit 7, and if there is no maximum task number in register 8, speaks signal on in the output of the element 12 is initiated, the process of comparing the resource code in the register 15 and the resource code in the register 21 is initiated, which is carried out by the comparison circuit 10. IF the resource code of register 15 is less, which is determined by the presence of a signal at the first output of the comparison circuit 10, then the next task parameter code 3 of the register 21 is transferred to the register 15. The signal from the first output of the comparison circuit 10 also enters the input of the OR 18 element for reading a regular cell from memory block 22. This also occurs when there is a signal at the second output of circuit 10. In this case, the contents of register 15 remain unchanged. The scan of the memory cells continues until a zero code is read into register 21, which means that the characteristics of all the tasks solved in the system are finished viewing. In this case, a single signal appears at the output of the HE 19 element, which is fed to the inputs of AND 23 and 24 elements. If there are no tasks among the considered tasks that would have enough resources to service the incoming request, then in register 8 there is a zero code and at the same time, a single signal from the output of the element NOT 12 allows the element 23 to trigger. The signal from its output allows the transfer of the maximum jpecypca code from register 15 to the adder 3, which is added to the previous result. The output signal from AND 23 also allows the transfer of the contents of the register 15 to the register 16 through the block 17 of the elements I. At the same time, the output 29 is a signal on which the system performs the shading of the selected task. After the control, the string of the characteristics of the compacted task from the memory block is eliminated by the output signal from register 16 and the control signal, which also zeroes register 15, and then through the OR 18 circuit reads the next cell from the memory block, i.e. starts the next review of the remaining tasks.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833569108A SU1096647A1 (en) | 1983-01-06 | 1983-01-06 | Control unit for program interrupts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833569108A SU1096647A1 (en) | 1983-01-06 | 1983-01-06 | Control unit for program interrupts |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1096647A1 true SU1096647A1 (en) | 1984-06-07 |
Family
ID=21055423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833569108A SU1096647A1 (en) | 1983-01-06 | 1983-01-06 | Control unit for program interrupts |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1096647A1 (en) |
-
1983
- 1983-01-06 SU SU833569108A patent/SU1096647A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1,Авторское свидетельство ССС 807292, кл. G 06 F 9/46, 1980. 2.Авторское свидетельство СССР 898434, кл. G 06 F 9/46, 1982 (прототип). * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4152761A (en) | Multi-task digital processor employing a priority | |
| US5155854A (en) | System for arbitrating communication requests using multi-pass control unit based on availability of system resources | |
| CA1223371A (en) | System for by-pass control in pipeline operation of computer | |
| US4930065A (en) | Automatic data channels for a computer system | |
| US3706077A (en) | Multiprocessor type information processing system with control table usage indicator | |
| US4152763A (en) | Control system for central processing unit with plural execution units | |
| US20100217906A1 (en) | Methods And Aparatus For Resource Sharing In A Programmable Interrupt Controller | |
| SU1096647A1 (en) | Control unit for program interrupts | |
| US4803653A (en) | Memory control system | |
| US3230513A (en) | Memory addressing system | |
| JPH0731666B2 (en) | Inter-processor communication method | |
| US5513367A (en) | Multiprocessor system having respective bus interfaces that transfer data at the same time | |
| SU957214A1 (en) | Adaptive computer device | |
| KR0157863B1 (en) | Shared ram device for controller and peripheral unit | |
| SU1481785A1 (en) | Interprocessor communication unit | |
| SU1001100A1 (en) | Storage control device | |
| SU1374225A1 (en) | Multichannel priority device | |
| SU1187174A1 (en) | Multilevel device for switching processors in multiprocessor computer system | |
| SU1123055A1 (en) | Address unit for storage | |
| SU1012235A1 (en) | Data exchange device | |
| SU1539789A1 (en) | Processor of solid-state external memory of high-capacity computing system | |
| SU951315A1 (en) | Device for interfacing processor with multi-unit memory | |
| SU1282124A1 (en) | Device for processing interruptions | |
| SU1658170A2 (en) | Data retrieval device | |
| JPS58159126A (en) | Data processing system |