JPH0219021A - Digital pulse width modulation circuit - Google Patents
Digital pulse width modulation circuitInfo
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Abstract
Description
この発明は、ディジタルパルス幅変調回路に関し、特に
中央演算処理装置（ＣＰＵ）により容易にキャリア信号
の変更が行えるディジタルパルス幅変調回路に関するも
のである。The present invention relates to a digital pulse width modulation circuit, and more particularly to a digital pulse width modulation circuit in which a carrier signal can be easily changed by a central processing unit (CPU).
第３図は従来のパルス幅変調回路を示す回路図であり、
１はアナログコンパレータであって、その負極入力端に
は第４図（ａ）に示す被変調波信号Ａが供給され、また
正極入力端には第４図（ａ）に示すアナログ三角波信号
Ｂが供給される。
このように構成されたパルス幅変調回路において、第４
図（ａ）に示す被変調波信号Ａとアナログ三角波信号Ｂ
が供給されると、アナログコンパレータ１は、正極入力
端に供給されるアナログ三角波信号Ｂのレベルが、負極
入力端に供給される被変調波信号Ａのレベルよりも高く
なる期間においてのみ“Ｌ”となる第４図（ｂ）に示す
パルス幅変調信号ＰＷＭが出力される。
しかしながら、近年においてはキャリア周波数の高速化
、アナログ信号がドリフトすることによる問題発生およ
びディジタル部品の低価格化等によって、ディジタル構
成によるパルス幅変調回路が使用される傾向になって来
た。
第５図は上記従来のディジタルパルス幅変調回路を示す
回路図であって、４は被変調信号を演算処理によって発
生する中央演算処、理装置（以下、ＣＰＵと称す）、５
はバスを介してＣＰＵ４に接続されたリードオンリーメ
モリ（以下、ＲＯＭと称す）であって、ＣＰＵ４におい
て使用されるプログラムおよび各種の固定データが格納
されている。６はバスを介してＣＰＵ４に接続されたラ
ンダムアクセスメモリ（以下、ＲＡＭと称す）であって
、各種変更データの一時的な格納に使用される。７はバ
スを介してＣＰＵ４に接続されたレジスタであって、Ｃ
ＰＵ４において演算処理により発生された前記被変調信
号を保持する。８はレジスタ７の出力と可逆カウンタ９
の出力を比較するディジタルコンパレータである。
次に動作について説明する。可逆カウンタ９は三角波発
生用であって、ビット数を８ビツトとすると、第６図（
ロ）に示すクロック信号ＣＬＫが供給される毎に計数さ
れて、ＯＯＮ −ＯＩＨ−ｏ ２゜−０３ｕ −ＦＥＷ
−ＦＦＭ −ＦＥＷ−ＦＤＨ・−・−・−０２Ｎ −
０１１−００ｎ −ｏ ｌＨのように変化するディジタ
ル値を出力する。従って、この可逆カウンタ９から出力
されるディジタル信号に重み付けた波形変化は、第６図
（ａ）に波形Ａとして示すようになり、これがディジタ
ルパルス幅変調回路におけるキャリア周波数となる。
従って、パルス幅変調信号を得るためには、ＣＰＵ４に
おいて演算によって発生されて、ディジタルコンパレー
タ８に格納されている被変調信号と可逆カウンタ９から
出力される信号とを、ディジタルコンパレータ８におい
て比較することにより、第６図（Ｃ）に示すパルス幅変
調信号ＰＷＭが得られることになる。FIG. 3 is a circuit diagram showing a conventional pulse width modulation circuit,
1 is an analog comparator, the modulated wave signal A shown in FIG. 4(a) is supplied to its negative input terminal, and the analog triangular wave signal B shown in FIG. 4(a) is supplied to its positive input terminal. Supplied. In the pulse width modulation circuit configured in this way, the fourth
Modulated wave signal A and analog triangular wave signal B shown in figure (a)
is supplied, the analog comparator 1 becomes "L" only during the period in which the level of the analog triangular wave signal B supplied to the positive input terminal is higher than the level of the modulated wave signal A supplied to the negative input terminal. A pulse width modulated signal PWM shown in FIG. 4(b) is output. However, in recent years, there has been a tendency to use pulse width modulation circuits with a digital configuration due to higher carrier frequencies, problems caused by analog signal drift, and lower prices of digital components. FIG. 5 is a circuit diagram showing the above-mentioned conventional digital pulse width modulation circuit, in which 4 is a central processing unit (hereinafter referred to as CPU) that generates a modulated signal by arithmetic processing;
is a read-only memory (hereinafter referred to as ROM) connected to the CPU 4 via a bus, and stores programs used in the CPU 4 and various fixed data. 6 is a random access memory (hereinafter referred to as RAM) connected to the CPU 4 via a bus, and is used for temporarily storing various changed data. 7 is a register connected to the CPU 4 via a bus, and C
The modulated signal generated by the arithmetic processing in the PU 4 is held. 8 is the output of register 7 and reversible counter 9
This is a digital comparator that compares the outputs of the two. Next, the operation will be explained. The reversible counter 9 is for triangular wave generation, and if the number of bits is 8 bits, then as shown in Fig. 6 (
B) is counted every time the clock signal CLK shown in
-FFM -FEW-FDH・-・-・-02N −
It outputs a digital value that changes like 011-00n-o lH. Therefore, the weighted waveform change of the digital signal output from the reversible counter 9 becomes the waveform A shown in FIG. 6(a), which becomes the carrier frequency in the digital pulse width modulation circuit. Therefore, in order to obtain a pulse width modulation signal, the digital comparator 8 must compare the modulated signal generated by calculation in the CPU 4 and stored in the digital comparator 8 with the signal output from the reversible counter 9. As a result, the pulse width modulated signal PWM shown in FIG. 6(C) is obtained.
従来のディジタルパルス幅変調回路は以上のように構成
されているので、全信号を並列に計算することになり、
これに伴ってハードウェアーの素子数が多くなると共に
、キャリア周波数が高くなると、これに伴ってクロック
周波数が非常に高くなってしまう０例えば、キャリア周
波数を２０に■２とすると、クロック信号の周波数は、
２０ＫＨｚ Ｘ ２５６ Ｘ ２ ”＝ １０２４０
ＫＨｚ ＝ １０．２４ＭＨｚと、非常に高速となって
しまう、この結果、ディジタルパルス幅変調回路が３組
必要とするモータ駆動回路や、可変キャリアが必要とな
る用途には、その使用が困難になる問題点を有している
。
この発明は上記のような問題点を解消するためになされ
たもので、ハードウェアーの低価格化と、キャリア変更
が容易に行えるディジタルパルス幅変調回路を得ること
を目的とする。Conventional digital pulse width modulation circuits are configured as described above, so all signals are calculated in parallel.
As the number of hardware elements increases and the carrier frequency increases, the clock frequency becomes extremely high.For example, if the carrier frequency is set to 20, the frequency of the clock signal increases. is 20KHz x 256 x 2'' = 10240
KHz = 10.24MHz, which is extremely high speed, making it difficult to use in motor drive circuits that require three sets of digital pulse width modulation circuits or applications that require variable carriers. There are problems. This invention was made to solve the above-mentioned problems, and aims to provide a digital pulse width modulation circuit that can reduce the cost of hardware and easily change carriers.
この発明に係るディジタルパルス幅変調回路は、ＣＰＵ
による制御が可能なカウンタタイマによってキャリア信
号ｆｃを発生させると共に、このキャリア信号ｆｃのレ
ベル変化点により動作を開始する減算カウンタを設け、
この減算カウンタにプリセットした値に応じてディジタ
ルパルス幅変調信号を発生させるものである。The digital pulse width modulation circuit according to the present invention has a CPU
A carrier signal fc is generated by a counter timer that can be controlled by a counter timer, and a subtraction counter is provided that starts operating at a level change point of this carrier signal fc,
A digital pulse width modulation signal is generated according to the value preset in this subtraction counter.
この発明におけるディジタルパルス幅変調回路は、キャ
リア信号ｒｅをＣＰＵによって容易に可変制御すること
が可能になると共に、一般に市販されているディジタル
構成素子の使用が可能となって、ディジタルパルス幅変
調回路が安価なものとなる。The digital pulse width modulation circuit according to the present invention allows the carrier signal re to be easily variably controlled by the CPU, and also allows the use of digital components that are generally commercially available. It will be cheap.
以下、この発明の一実施例を図について説明する。第１
図において、１０はバスを介してＣＰＵ４に接続された
タイマーカウンタであって、ＣＰＵ４により制御される
と共に、クロック（を号ｃＬＫを計数することによって
、キャリア信号ｆｃを出力する。１１は減算カウンタで
あって、ＣＰＵ４により制御されると共に、タイマーカ
ウンタ１０から出力されるキャリア信号ｆ、をゲート入
力としてクロック信号ＣＬＫを計数することにより、時
間ｔ１期間に渡って“Ｌ”となる信号を出力する。
１２は減算カウンタであって、ＣＰＵ４により制御され
ると共に、減算カウンタ１１から出力される信号をゲー
ト信号としてクロック信号ＣＬＫを計数することにより
、時間ｔ２期間に渡って“１． ＩＩとなる信号をパル
ス幅変調信号ＰＷＭとして出力する。１３はタイマーカ
ウンタ１０から出力されるキャリア信号ｆｃを反転して
ＣＰＵ４に供給するインバータである。
次に動作について説明する。第２図（ａ）に仮装キャリ
ア三角波Ｂを示す。ここで、仮想キャリア三角波Ｂにお
けるＡ−Ｃ−Ｅ−Ｇ−Ｉ −に−Ｍ−０は、実際には存
在せず、実際には第２図（ｂ）に示すキャリア信号ｆｃ
が存在するだけである。
ここで、通常は正弦波信号が多い被変調信号を第２図（
ａ）に示す信号Ａとすれば、キャリア信号ｆ。
の基準点Ａ、Ｅ、Ｉ、Ｍからパルス幅変調信号の変化点
Ｂ、Ｆ、Ｊ、Ｎまでの各時間をｔｌとすれば、パルス幅
変調信号幅ＢＤ、ＦＨ，ＪＬの時間１１は一義的に決定
されるので、減算カウンタ１１および減算カウンタ１２
には、被変調信号とキャリア信号ｆｃの周期により、一
義的に決定される。従って、パルス幅１＋、 １ｇのク
ロック周波数の換算パルス数をＲＯＭ５に内蔵されてい
る（被変調信号レベル） −（１１パルス数）としての
変換データテーブルおよび（被変調信号レベル）−（ｔ
ｔパルス数）としての変換データテーブルを読み出す。
次に、この読み出されたデータを各キャリア信号ｆ。の
Ｈ−＋Ｌレベルへの変化点、即ち仮想キャリア信号の三
角波形部分における頂点Ａ、Ｅ、ｌ、Ｍにおいて、減算
カウンタ１１が動作を開始し、ｔ。
時間後にカウントアンプする。
減算カウンタ１１がカウントアツプすると、減算カウン
タ１２が動作を開始し、その出力信号は“Ｌ”となり、
１１時間後にカウントアツプしてその出力信号が“Ｈ”
となる、そして、この減算カウンタ１２から出力される
出力信号がパルス幅変調信号となる。
このように構成されたディジタルパルス幅変調回路にお
いては、タイマーカウンタｌＯによりキャリア信号ｆｃ
をＣＰＵ４によって容易に変更することが可能になる。
そして、この場合における被変調レベルによる時間１．
、１ｔの値を、近年大容量化が急速に進んで安価となっ
て来ているＲＯＭに、変化させる必要の数だけ、（被変
調信号レベル） −（ｔｌパルス数）としての変換デー
タチーフルおよび（被変調信号レベル）−（ｔＺパルス
数）としての変換データテーブルとして格納しておくこ
とに依り、切り替えによって簡単に選択することが可能
になる。例えば、被変調レベルを８ビツトとし、減算カ
ウンタのビット数を１６ビツトとすれば、１キャリア周
波数に対して（被変調信号レベル） Ｄｔパルス数
）としての変換データテーブルは５１２Ｂとなり、また
（被変調信号レベル） −（ｔ２パルス数）としての変
換データテーブルは５１２Ｂとなる。従って、総合計と
してＩＫＢのメモリ容量が必要になるが、近年において
は６４ＫＢのＲＯＭも一般的となって来ており、ｌＯキ
ャリア周波数分のデータに対しても、ｌ０ＫＢのＲＯＭ
を使用することによって容易に構成することが可能にな
る。また、処理時間の問題を無視すれば、時間ｔ、にお
けるパルス数および時間ｔ２におけるパルス数はデータ
テーブルを利用しなくとも、ＣＰＵ４による演算によっ
て容易に発生することが可能になる。
更に、三相誘導電動機駆動インバータ制御用の三相正弦
波パルス幅変調信号の発生も、減算カウンタ１１および
減算カウンタ１２を３回路設けることによって、容易に
構成することが可能になる。
また、時間ｔ、、 ｔｚにおけるデータのセットタイミ
ングを仮想三角波キャリアにおけるＣ、 Ｇ、 ＫＯ
点において、ＣＰＵ４に割り込みを加えることによって
、Ｃ−Ｅ、Ｇ−１，に−Ｍ間において三相データをセッ
トすれば、データはＡ、Ｅ、Ｉ。
Ｍ点でしかデータが更新されないために、三相データが
ずれる心配がなくなることになる。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, 10 is a timer counter connected to the CPU 4 via a bus, and is controlled by the CPU 4 and outputs a carrier signal fc by counting the clock (cLK). 11 is a subtraction counter. It is controlled by the CPU 4 and counts the clock signal CLK using the carrier signal f output from the timer counter 10 as a gate input, thereby outputting a signal that becomes "L" for a period of time t1. 12 is a subtraction counter, which is controlled by the CPU 4 and counts the clock signal CLK using the signal output from the subtraction counter 11 as a gate signal, thereby generating a signal that becomes "1.II" over a period of time t2. The signal is output as a pulse width modulation signal PWM. 13 is an inverter that inverts the carrier signal fc output from the timer counter 10 and supplies it to the CPU 4. Next, the operation will be explained. FIG. B. Here, -M-0 in A-CE-G-I- in the virtual carrier triangular wave B does not actually exist, and in fact, the carrier signal fc shown in FIG. 2(b)
exists. Here, the modulated signal, which is usually a sine wave signal, is shown in Figure 2 (
If the signal A shown in a) is the carrier signal f. If each time from the reference points A, E, I, M to the change points B, F, J, N of the pulse width modulation signal is tl, the time 11 of the pulse width modulation signal width BD, FH, JL is unique. Since the subtraction counter 11 and the subtraction counter 12
is uniquely determined by the periods of the modulated signal and carrier signal fc. Therefore, the conversion data table and (modulated signal level) - (t
Read the conversion data table as (number of pulses). Next, this read data is transmitted to each carrier signal f. The subtraction counter 11 starts operating at the point of change to the H-+L level, that is, at the vertices A, E, I, and M in the triangular waveform portion of the virtual carrier signal, and the subtraction counter 11 starts operating at t. Count amp after time. When the subtraction counter 11 counts up, the subtraction counter 12 starts operating, and its output signal becomes "L".
Counts up after 11 hours and the output signal becomes “H”
Then, the output signal output from the subtraction counter 12 becomes a pulse width modulation signal. In the digital pulse width modulation circuit configured in this way, the carrier signal fc is controlled by the timer counter lO.
can be easily changed by the CPU 4. In this case, the time 1. due to the modulated level.
, 1t, as many times as necessary to change the value of ROM, whose capacity has rapidly increased and become cheaper in recent years, as (modulated signal level) - (number of tl pulses). By storing it as a conversion data table as (modulated signal level) - (tZ pulse number), it becomes possible to easily select by switching. For example, if the modulated level is 8 bits and the number of bits of the subtraction counter is 16 bits, the conversion data table as (modulated signal level) Dt pulse number) for one carrier frequency will be 512B, and (modulated signal level) The conversion data table as modulation signal level) - (number of t2 pulses) is 512B. Therefore, a total memory capacity of IKB is required, but in recent years, 64KB ROM has become common, and even for data for 10 carrier frequencies, 10KB ROM is required.
It can be easily configured by using . Moreover, if the problem of processing time is ignored, the number of pulses at time t and the number of pulses at time t2 can be easily generated by calculations by the CPU 4 without using a data table. Furthermore, by providing three circuits of the subtraction counter 11 and the subtraction counter 12, generation of a three-phase sine wave pulse width modulation signal for controlling a three-phase induction motor drive inverter can be easily configured. In addition, the data set timing at time t, tz is determined by C, G, KO in the virtual triangular wave carrier.
At this point, if three-phase data is set between CE, G-1, and -M by adding an interrupt to the CPU 4, the data will be A, E, and I. Since the data is updated only at point M, there is no need to worry about the three-phase data shifting.
以上のように、この発明によればキャリア周波数の変更
が容易に行えると共に、全ディジタル構成によるディジ
タルパルス幅変調回路が安価に得られる等の種々優れた
効果を有する。As described above, according to the present invention, the carrier frequency can be easily changed, and a digital pulse width modulation circuit having an all-digital configuration can be obtained at low cost.
第１図はこの発明の一実施例によるディジタルパルス幅
変調回路を示す回路図、第２図は第１図に示すディジタ
ルパルス幅変調回路の各部波形図、第３図はアナログ構
成による従来のパルス幅変調回路を示す回路図、第４図
は第３図に示すパルス幅変調回路の各部波形図、第５図
はデジタル構成による従来のパルス幅変調回路を示す回
路図、第６図は第５図に示すパルス幅変調回路の各部波
形図である。
４はＣＰＵ、５はＲＯＭ、６はＲＡＭ、１０はタイマー
カウンタ、１１は減算カウンタ、１２は減算カウンタ、
１３はインバータ。
なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a circuit diagram showing a digital pulse width modulation circuit according to an embodiment of the present invention, FIG. 2 is a waveform diagram of each part of the digital pulse width modulation circuit shown in FIG. 1, and FIG. 3 is a circuit diagram showing a conventional pulse width modulation circuit with an analog configuration. A circuit diagram showing a width modulation circuit, FIG. 4 is a waveform diagram of each part of the pulse width modulation circuit shown in FIG. 3, FIG. 5 is a circuit diagram showing a conventional pulse width modulation circuit with a digital configuration, and FIG. FIG. 3 is a waveform diagram of each part of the pulse width modulation circuit shown in the figure. 4 is a CPU, 5 is a ROM, 6 is a RAM, 10 is a timer counter, 11 is a subtraction counter, 12 is a subtraction counter,
13 is an inverter. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
パルス幅変調回路において、中央演算装置によりパルス
幅変調用の方形波状をなしたキャリア信号を発生させる
手段と、このキャリア信号の変化点により起動されると
共に、所定データがプリセットされる減算カウンタと、
前記キャリア信号の更に一方の変化点において前記中央
演算装置により割り込みがかけられて種々のキャリア信
号に対する被変調信号のパルス幅を計算する手段とによ
って構成されることを特徴とするディジタルパルス幅変
調回路。In a pulse width modulation circuit that applies pulse width modulation to a modulated signal using a triangular wave, there is a means for generating a carrier signal in the form of a square wave for pulse width modulation by a central processing unit, and activation by a change point of this carrier signal. a subtraction counter to which predetermined data is preset;
A digital pulse width modulation circuit comprising means for calculating the pulse width of the modulated signal for various carrier signals by being interrupted by the central processing unit at one change point of the carrier signal. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16861388A JPH0758892B2 (en) | 1988-07-06 | 1988-07-06 | Digital pulse width modulation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16861388A JPH0758892B2 (en) | 1988-07-06 | 1988-07-06 | Digital pulse width modulation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0219021A true JPH0219021A (en) | 1990-01-23 |
| JPH0758892B2 JPH0758892B2 (en) | 1995-06-21 |
Family
ID=15871306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16861388A Expired - Lifetime JPH0758892B2 (en) | 1988-07-06 | 1988-07-06 | Digital pulse width modulation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758892B2 (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675609A (en) * | 1995-05-26 | 1997-10-07 | Dakota Research, Inc. | Sinusoidal pulse and pulse train signaling apparatus |
| US6106116A (en) * | 1995-04-04 | 2000-08-22 | Oakley, Inc. | Biased eyeglass frames |
| US7954942B2 (en) | 2008-07-03 | 2011-06-07 | Oakley, Inc. | Floating lens mounting system |
| US9709817B2 (en) | 2015-12-07 | 2017-07-18 | Oakley, Inc. | Eyewear retention devices and methods |
| US9717631B2 (en) | 2012-08-31 | 2017-08-01 | Oakley, Inc. | Eyewear having multiple ventilation states |
| US10156734B2 (en) | 2015-12-08 | 2018-12-18 | Oakley, Inc. | Eyewear traction devices and methods |
| US10274748B2 (en) | 2014-03-27 | 2019-04-30 | Oakley, Inc. | Mounting mechanism for eyewear |
| US10687981B2 (en) | 2015-10-09 | 2020-06-23 | Oakley, Inc. | Headworn supports with passive venting and removable lens |
-
1988
- 1988-07-06 JP JP16861388A patent/JPH0758892B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758892B2 (en) | 1995-06-21 |
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