JPH01313979A - 半導体材料内の電気素子に発生するピエゾ効果を防止する装置及びその形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、少なくとも１つの半導体材料内に配置された
ピエゾ効果を発生する電気素子のピエゾ効果を防止する
装置及びその形成方法に関するものである。

［従来の技術］ 半導体材料内に形成される全電気素子のパラメータはそ
の半導体材料の機械的な応力状態に左右される。ピエゾ
効果として知られるこの現象は、例えば抵抗及びホール
素子に特に顕著に現れる。この種のピエゾ効果を発生す
る素子を例えば電気計などの精密機器に使用すると、精
度及び長期間安定性に問題が生じる。特にこれらの素子
を集積回路に使用する場合には、これらの問題は容易に
解決できない、すなわち半導体結晶（チップ）をハウジ
ングに入れ、あるいは機械的な支持体に取り付けると、
検出が困難な熱−機械応力、すなわち望ましくないピエ
ゾ効果が発生する。それによって使用される素子の重要
なパラメータが計算値あるいは所期値に相当しない値を
とる慣れがある。さらに、このパラメータ値は結晶毎に
熱応力及び（あるいは）機械的応力が異なることによっ
て大きくばらつき、時間が経過すると応力状態の変化に
よって大きく変化する慣れがあり、それによって精度及
び長期間安定性に間層か生じる。

［発明が解決しようとする課題］ 以下に挙げる出版物ないしは本、すなわち、−［機械的
な応力がシリコンＩＣにおけるホール素子のオフセット
電圧に及ぼす影響（Ｅｆｆｅｃｔ　ｏｆｎ＋ｅｃｈａｎ
ｉｃａｌ　　５ｔｒｅｓｓ　　ｏｎ　　ｔｈｅ　　ｏｆ
ｆｓｅｔ　　ｖｏｌｔａｇｅ　　ｏｆ　　Ｈａｌｌ　ｄ
ｅｖｉｃｅ　ｉｎ　５ｉＩＣ）　Ｊ　Ｐｈｙｓ、５ｔａ
ｔ、ｓｏｌ、　（固体物理）（ａ）、に１１５からＫ１
１８１１９７６）　Ｙ、カンタ、Ｍ、ミギタカ著 −［シリコンＩＣにおけるホール素子の設計の考察　（
口ｅｓｉｇｎ　　Ｃｏｎ５ｉｄｅｒａｔｉｏｎ　　ｆｏ
ｒ　　Ｈａｌｌ　　ｄｅｖｉｃｅｓ　　１ｎＳｉ　ＩＣ
）　Ｊ　Ｐｈｙｓ、　５ｔａｔ、　ｓｏｌ　　（固体物
理）　（ａ）　３Ｂ。

Ｋ４１からに４４（１９７６１Ｙ、カンタ、−、ミギタ
カ著−「プラスチックカプセル化された集積回路におけ
るピエゾ抵抗効果（Ｐｉｅｚｏｒｅｓｉｓｔｉｖｉｔｙ
　Ｅｆｆｅｃｔｓｉｎ　Ｐｌａｓｔｉｃ−Ｅｎｃａｐｓ
ｕｌａｔｅｄ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉＬ
ｓ）　Ｊ　ＲＣＡ　Ｒｅｖｉｅｗ、　ｖｏｌ　４３．Ｄ
ｅｃ、　１９８２．第５９０から６０７頁　Ｋ、Ｍ、５
ｃｈｌｅｓｉｅｒ　　（シュレーシャー）。

Ｓ、Ａ、Ｋｅｎｅ＋＋ａｎ　　（ケネマン）　、Ｒ，Ｔ
、Ｍｏｏｎｅｙ　　（ムーニー） −「厚膜回路の混成集積、テクノロジー及び設計（Ｈｙ
ｂｒｉｄｉｎｔｅｇｒａｔｉｏｎ、　Ｔｅｃｈｎｏｌｏ
ｇｙ　ａｎｄ　Ｅｎｔｗｕｒｆｖａｎ　Ｄｉｃｋｓｃｈ
ｉｃｈｔｓｃｈａｌｔｕｎｇ）　Ｊ　Ｈｕｅｔｉｇ−Ｖ
ｅｒｌａｇ（ホイティッヒ出版）　、　Ｈｅｉｄｅｌｂ
ｅｒｇ、　１９８６．第２１４〜２１７頁、　Ｍ、Ｆｅ
１ｌ　（ファイル）、Ａ、にｏｌｂｅｃｋ（コルベツク
）　、　Ｐ、Ｌｅｎｋ　（レンツ）　、Ｈ，Ｒｅ１ｃｈ
ｅｌ（ライヒエル）　、　Ｅ、Ｚｉｅｇｅｒ　（ツイー
ガー）によって、つぎの手段によりピエゾ効果を減少さ
せることができることが知られている。すなわち、 一半導体基礎材料（ウェファ材料）の結晶方向（１００
）、（１ｔｏ）あるいは（ｌ　ｌ　１）を最適に選択す
ること、 一使用される半導体基礎材料の結晶格子に対する結晶素
子の立体的方向を最適に選択すること、あるいは −例えばいわゆる「フリップ−チップ−ボンディング」
を用いるなど半導体結晶の適当な取り付は方法を用いる
こと。

従って本発明の課題は、取り付けに伴うピエゾ効果のマ
イナスの影響、特に半導体素子から形成される電子精密
回路の精度と長期間安定性に及ぼすマイナスの影響を除
去し、あるいは少なくとも著しく軽減することのできる
冒頭で述べた種類の装置とその形成方法を提供すること
である。

［課題を解決するための手段］ 上記の課題を解決するために本発明によれば、半導体材
料の一部のみにピエゾ効果を発生する電気素子が形成さ
れ、半導体材料の前記電気素子の部分と支持材料の間に
間隙が設けられている構成が採用されている。

［作用］ 本発明の好ましい実施例によれば、集積回路の種々の素
子は電気的に互いに完全に絶縁されているので、種々の
素子の電気的絶縁が不完全であってもその機能にマイナ
スの影響が生じることがないという利点が得られる。

本発明は上記のように構成されているので、取り付けに
伴うピエゾ効果のマイナスの影響、特に半導体素子から
形成される電子精密回路の精度と長期間安定性に及ぼす
マイナスの影響を除去し、あるいは少なくとも著しく軽
減することができる。

［実施例］ 本発明の実施例を図面に示し、以下で詳細に説明する。

なお、すべての図面において同一の符号は同一の部材を
示すものである。

図は本実施例を忠実に図示したものではない。

特に端子、接点及び配線は示されていない。

４つの実施例すべてにおいて、本発明装置には半導体材
料層１、支持材料層２及び少なくとも１つのピエゾ効果
を発生する電気素子３が設けられている。各層はそれぞ
れチップとして形成してもよい、半導体材料ｌは例えば
シリコンプレート（チップ）で、支持材料２はセラミッ
ク基板である。互いに関連する多数の電気素子が存在す
る場合には、これらは好ましくはまとめられて１つの電
気回路装置あるいは集積回路に形成される。半導体材料
ｌの層はピエゾ効果を発生する全ての電気素子３が占め
るスペースよりも格段に大きい。

このスペースは図では点線で囲った面で示されている。

互いに関連するすべての電気素子３はそれぞれ半導体材
料ｌの空間的に限定された部分にまとめられているので
、ピエゾ効果を発生するｌっあるいは互いに関連する電
気素子によって覆われる半導体材料部分は一部だけであ
る。半導体材料ｌはそれぞれ載置面に沿って支持体２上
に取り付けられ、すなわち接着され、あるいは金属の共
晶によって結合されている（ボンディング）。半導体材
料ｌの１つあるいは互いに関連するピエゾ効果を発生す
る電気素子によって覆われている部分と、支持材料のそ
れに対応する部分との間には、それぞれ間隙４が設けら
れてあり、それによって半導体材料ｌの１つあるいは互
いに関連するピエゾ効果を発生する電気素子によって覆
われている部分が半導体材料ｌと支持材料２の間の共通
の載置面を越えてバルコニー状に突出している。すべて
の実施例において半導体材料１と支持材料２の間には結
合材料５の層が設けられており、結合材料５は接着剤か
あるいは例えば金などの金属である６本発明装置の第１
と第２の実施例においては半導体材料ｌの少なくとも１
つあるいは互いに関連するピエゾ効果を発生する電気素
子によって覆われている部分は、好ましくはほぼ一定の
厚さを有する。

第１図に示す本発明装置の第１の実施例の半導体材料ｌ
と支持材料２からなる層は、両方ともそれぞれ例えばＱ
、３ｍｍから２ｍｍのほぼ一定の厚さを有する。この２
つの層間の一部には結合材料５の薄い層が設けられてお
り、この層もほぼ一定の厚さを有し、かつこの層によっ
て半導体材料ｌが共通の載置面に沿って支持材料２上に
取り付けられている。この場合に結合材料５は支持材料
２の一部と半導体材料ｌのそれに対応する部分の間にし
か配置されておらず、この部分は半導体材料ｌの１つあ
るいは互いに関連するピエゾ効果を発生する電気素子を
有する部分の外部に配置されている。結合材料５からな
る層は通常は少なくともＩｕｍの厚さを有する。従って
半導体材料ｌの電気素子３を有さない部分は土台として
用いられる支持材料２の上に堅固に取り付けられており
。

半導体材料ｌの電気素子３を持つその他の部分は直接支
持材料２とは結合されず、間隙４によって支持材料２か
ら分離されており、前記間隙４はほぼ一定でかつ結合材
料５からなる層と同じ厚さを有する。

第２図に示す本発明の第２の実施例は第１の実施例と一
部だけ異なり、半導体材料１の１つあるいは互いに関連
するピエゾ効果を発生する電気素子を有する部分は半導
体材料ｌの他の部分に比較して少なくともわずかに薄く
形成されている。半導体材料ｌの１つあるいは互いに関
連するピエゾ効果を発生する電気素子を有する部分は土
台として用いられる支持材料２と直接接触せず、かつ好
ましくは一定の厚さを有する間隙４によって支持材料２
から分離されている。半導体材料ｌのより厚い部分は結
合材料５を介して支持材料２と結合されており、結合材
料５は支持材料２の一部と半導体材料ｌのそれに対応す
る部分の間の載置面に沿ってだけ配置されており、前記
載置面は半導体材料ｌの１つあるいは互いに関連するピ
エゾ効果を発生する電気素子を有する部分の外部に設け
られている。

第３図に示す本発明の第３の実施例は第２の実施例と一
部異なり、半導体材料１の１つあるいは互いに関連する
ピエゾ効果を発生する電気素子を有する少なくともやや
薄い部分は、第２図に示すように直接でな（、少な（と
も１つの中間部６を介してのみ半導体材料ｌの他の部分
、すなわちピエゾ効果を持たない厚い部分と接続されて
おり、この厚い部分は結合材料５によって支持材料２上
に取り付けられている。中間部６は、半導体材料ｌのピ
エゾ効果を発生する１つあるいは互いに関連する電気素
子３によって覆われている部分よりずっと薄い、従って
半導体材料ｌは極めて薄くされた中間部６によって少な
くとも２つの部分に分割されており、画部分の一方のみ
が支持材料２上に取り付は固定されており、ピエゾ効果
を発生する少なくとも１つの電気素子を有する他方は間
隙４上にバルコニー状に突出している。半導体材料ｌの
バルコニー状に突出している部分も間隙４も、本発明の
第３の実施例においてはそれぞれ一定の厚さとなってい
ない、第２の実施例においても第３の実施例においても
、半導体材料ｌの厚さの異なる２つの部分の移行部の形
状は任意に形成することができる。第２図においては薄
い所から厚い所への変化が飛躍的に行われていることに
よって、理想的な移行であると考えられる。第３図にお
いては半導体材料１の薄い所からも厚い所からも中間部
６へ理想的には線形に移行が行われるので１台形状の断
面が形成される。しかし実際にはこの移行部の形状は用
いる製造方法によってむしろ偶然に決定される。なお、
一般に前記製造方法には少なくとも１つのエツチング処
理が含まれる。

第４図と第５図に示す第４の実施例には好ましくは集積
回路が使用され、第３の実施例と似ているが、第３の実
施例とは異なり１つあるいは多数の中間部６によって半
導体材料ｌの層全体が少なくとも２つの部分に分割され
ているのではな（。

それぞれ絶縁された区画７が設けられており、この区画
７はそれぞれ１つあるいは互いに関連するピエゾ効果を
発生する電気素子３によって覆われており、かつ半導体
材料ｌの他の部分より少なくともやや薄く形成されてい
る。半導体材料の他の部分は区画７と支持材料のそれに
対応する部分との間に間隙４が形成されるように支持材
料２上に取り付けられている。さらに区画７の側方はす
べての方向において少な（とも一部間隙４によって包囲
されており、従って区画７は間隙によって支持材料２か
ら分離され、かつ少なくとも一部は残りの半導体材料ｌ
から分離されている。半導体材料ｌの残りの部分に区画
７を機械的に結合するのに用いられているのは、区画７
の側方の一部を包囲している少なくとも１つの中間部６
であって、この中間部は区画７に比べて非常に薄く形成
されている。各中間部６は好ましくは半導体材料１の表
面に槽状に拡散されており、半導体材料１と槽は反対の
導電型を有する６区画７の側方の一部だけが中間部６に
よって包囲されている場合には、区画７の残り部分の側
方は間隙４によって残りの半導体材料ｌから分離されて
いる。

第４図と第５図には絶縁された区画７は１つだけ示され
ており、この区画７は中間部６を介して半導体材料ｌの
残りの部分と結合されている。この第４の実施例におい
ては好ましくは支持材料２は基板であって、この基板の
表面に例えばＮ型の導電型の半導体材料ｌが配置されて
いる。すでに説明したように、区画７は半導体材料ｌの
残りの部分よりやや薄く形成されており、半導体材料ｌ
のこの残り部分は結合材料５の層を介して支持材料２上
に取り付けられているので１区画７と支持材料２の間に
は間隙４が設けられている。半導体材料ｌ内に絶縁され
た区画７が島状に配置されており、前記区画７もＮ型の
導電型の半導体材料から形成されており、互いに関連す
るすべてのピエゾ効果を発生する電気素子３内に配置さ
れている。絶縁された区画７の下方及びすべての側方は
間隙４によって包囲されており、間隙４の上方は一部開
放されており、一部は薄い中間部６によって閉鎖されて
いる。この薄い中間部６は、絶縁された区画７の側方を
残りの半導体材料に機械的に結合することによってこの
区画７を残りの半導体材料に機械的に確実に保持するた
めに、間隙４の上面に設けられている。すでに説明した
ように、中間部６は好ましくはＰ″″″材料なる槽であ
って、半導体材料ｌの絶縁区画７の表面の外方端縁に拡
散されており、かつ絶縁区画７よりずっと薄く形成され
ている。半導体材料Ｉの表面において、絶縁区画７の１
つあるいは互いに関連するピエゾ効果を発生する電気素
子３がそれぞれ導電パターン８を介して装置の不図示の
ハウジング端子あるいは同じ集積回路の隣接の装置と電
気的に接続されている。なお、前記導電パターン８は好
ましくは半導体材料ｌの表面に金属被覆として形成され
ている。導電パターン８を含めた装置全体の上方は、通
常はＳｉｎ、材料あるいはＳ　ｉｓ　Ｎ　４材料からな
る不動態化層９で覆われている。

従ってピエゾ効果を発生する電気素子３ないしその電気
回路の周囲のゾーンにおいて半導体材料ｌはそれを後ろ
側から見た場合急に幅狭になっているので、半導体材料
ｌからなる分離され絶縁された区画７が形成され、半導
体材料のこの区画部分は正確に形成された比較的薄い中
間部６のみによって半導体材料ｌの残りの部分と表面で
結合されている。さらに絶縁された区画７は半導体材料
ｌの残り部分の元の厚さに比較してやや薄くなっている
０間隙４の上方は圧力を補償するために好ましくは圧力
補償開口部１０を介して開放されている。しかしこの圧
力補償開口部１０は下側に向けて支持材料２に形成する
ことも可能である。絶縁された区画７はバルコニー状に
間隙４の上方に突出しており、間隙４はＰ９材料からな
る３つの槽６によって半導体材料１の残り部分に懸架さ
れている。

４つの実施例すべてにおいて半導体材料ｌが支持材料２
上に取り付けられているにも拘らず、半導体材料ｌの１
つあるいは互いに関連するピエゾ効果を発生する電気素
子３によって覆われている部分は間隙４が設けられてい
ることによって、内部の機械的な応力から完全に解放さ
れ、従ってそこに設けられているピエゾ効果を発生する
電気素子３にはピエゾ効果ないしピエゾ現象が発生しな
くなる。

第４の実施例によれば、著しく幅狭になる中間部６が完
全に半導体材料ｌと反対の導電型を有する半導体材料か
ら形成され、従って絶縁された区画７及び残りの半導体
材料ｌとそれぞれＰ／Ｎ遷移領域を形成する場合は、応
力から完全に解放された区画７は残りの半導体材料から
完全に絶縁される。そして前記中間部が絶縁区画７及び
残りの半導体材料とそれぞれＰ／Ｎ遷移領域を形成する
ことによって、ピエゾ効果を発生する電気素子３は半導
体材料ｌ内で電気的にほぼ完全に絶縁される。その場合
には好ましくは中間部６は槽として形成され、表面から
半導体材料１内へ拡散されて右り、区画７は槽６に至る
まで間隙４によって隔離される。

第４図と第５図に右いては半導体材料ｌは例えばＮの導
電型を有し、すべての槽及びすべての中間部６は好まし
くは例えばホウ素原子などの不純物原子を注入されたＰ
゛の導電型の半導体材料から形成される。ホウ素原子の
濃度は例えば約１０２０ｃｍ””である。

第６ａ図から第６ｅ図には、（１００）ウェファ材料を
有するＮシリコン半導体材料から第４の実施例を形成す
る方法が示されている。まずすべての電気素子ないしは
その集積回路を従来の技術を用いて公知のようにウェフ
ァ材料（半導体材料）の表面から拡散させる。所定の製
造工程の時点で、機械的に絶縁すべき電気素子３の回り
にＰ゛槽を拡散させて中間部６を形成し、Ｐ゛槽によっ
て著しく幅狭の中間部６と絶縁すべき区画７が形成され
る０次に公知のように不図示の導電パターンを設けて、
装置の表面を少なくとも１つの不動態化層９で覆う、こ
のようにして形成された装置が第６ａ図に示されている
。

本来の集積回路と不動態化層を形成したとき、半導体材
料ｌにはすでにすべての電気素子及び反対の導電型Ｐ３
を有する槽がすでに拡散され、その表面にすでに導電パ
ターンと少なくとも１つの不動態化層９が形成されてい
る。その後、絶縁すべき区画７の領域に露光済みフォト
レジスト材料からなる第１のマスク１１と等方性のエツ
チング処理によって半導体材料ｌが後ろ側からわずかに
浅くなるようにエツチングされるので、後で区画７を支
持材料２上に取り付けるときに区画７が支持材料２上に
固定されることはない、このようにして得られた装置が
第６ｂ図に示されている。

次に第１のマスク１１が化学的に除去されて、露光され
たフォトレジスト材料からなる第２のマスク１２に代え
られる。このようにされた半導体材料ｌが次の処理で後
ろ側から異方性のエツチング処理で処理されて、絶縁す
べき区画７の回りをくり抜かれて、絶縁すべき区画７の
周囲に側方の間隙４が形成される。導電型Ｐゝの半導体
材料からなる槽がエツチングストッパとして作用し、中
間部６を形成し、槽が存在しない所は半導体材料ｌと不
動態化層９が表面に至るまでエツチングされるので、間
隙４から表面まで圧力補償開口部ＩＯが形成される。こ
のようにして得られた装置が第６ｃ図に示されている。

第２のマスク１２を除去した後に、区画７を電気的に絶
縁するために次の処理段階において、前記のようにして
得られた半導体材料１の後ろ側全体に、半導体材料ｌの
導電型Ｎと反対の導電型Ｐを有する薄い被覆層１３が設
けられる。このようにして得られたものが、第６ｄ図に
示されている。

最後の処理段階において、前記のようにして得られたも
のが結合層５によって支持材料２上に取り付けられ、そ
れによって間隙４の後ろ側が閉鎖される。装置の表面に
圧力補償開口部が形成されていない場合には、間隙４内
で確実に圧力の補償を行うために、支持材料２に少なく
とも１つのこの種の圧力補償開口部を形成することが必
要である。このようにして得られた装置が第６ｅ図に示
されている０本発明装置の前述の４つのすべての実施例
において、間隙４は負圧にされ、あるいは例えば空気な
どの気体が充填されている。

他の材料を使用し、ウェファ材料の位置決めを行う場合
には、前述の処理段階に合わせなければならない。

［発明の効果１ 以上の説明から明らかなように本発明によれば、取り付
けに伴うピエゾ効果のマイナスの影響、特に半導体素子
から形成される電子精密回路の精度と長期間安定性に及
ぼすマイナスの影響を除去し、あるいは少な（とも著し
く軽減することができるという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明装置の第１の実施例を示す斜視図、第２
図は本発明の第２の実施例を示す斜視図、第３図は本発
明の第３の実施例を示す斜視図、第４図は第３図に示す
本発明の第３の実施例の概略を示す上面図、第５図は本
発明の第４の実施例の概略を示す断面図、第６ａ図から
第６ｅ図は本発明装置の４つの実施例の製造方法の種々
の処理段階を示す断面図である。 １−・・半導体材料　　２・・・支持材料３−・・ピエ
ゾ効果を発生する電気素子４・・・間隙

Claims (1)

1. 【特許請求の範囲】 １）載置面に沿って支持材料（２）上に取り付けられて
   いる半導体材料（１）内に配置された電気素子に発生す
   るピエゾ効果を防止する装置において、 半導体材料（１）の一部のみにピエゾ効果を発生する電
   気素子（３）が形成され、 半導体材料（１）の前記電気素子の部分と支持材料（２
   ）の間に間隙（４）が設けられていることを特徴とする
   半導体材料内の電気素子に発生するピエゾ効果を防止す
   る装置。 ２）間隙（４）が形成されることによって、半導体材料
   （１）のピエゾ効果を発生する電気素子（３）によって
   覆われている部分が、半導体材料（１）と支持材料（２
   ）間の共通の載置面を越えてバルコニー状に張り出して
   いることを特徴とする請求項第１項に記載の装置。 ３）半導体材料（１）のピエゾ効果を発生する電気素子
   （３）によって覆われている部分がほぼ一定の厚さを有
   することを特徴とする請求項第１項あるいは第２項に記
   載の装置。 ４）半導体材料（１）が結合材料（５）からなる層によ
   って共通の載置面に沿って支持材料（２）上に取り付け
   られており、結合材料（５）は支持材料（２）の一部と
   半導体材料（１）のそれに対応する部分との間にだけ配
   置されており、前記半導体材料の結合材料の設けられる
   部分はピエゾ効果を発生する電気素子（３）を有する部
   分の外部に設けられていることを特徴とする請求項第１
   項から第３項のいずれか１項に記載の装置。 ５）半導体材料（１）のピエゾ効果を発生する電気素子
   （３）を有する部分が、それ以外の部分より薄く形成さ
   れていることを特徴とする請求項第４項に記載の装置。 ６）半導体材料（１）がほぼ一定の厚さを有することを
   特徴とする請求項第４項に記載の装置。 ７）半導体材料（１）のピエゾ効果を発生する電気素子
   （３）に覆われている部分が、中間部（６）を介して半
   導体材料（１）の他の部分と結合されており、中間部（
   ６）は半導体材料（１）のピエゾ効果を発生する電気素
   子（３）に覆われている部分よりも薄いことを特徴とす
   る請求項第１項から第５項のいずれか１項に記載の装置
   。 ８）半導体材料（１）のピエゾ効果を発生する電気素子
   に覆われている部分が半導体材料（１）内に区画（７）
   を形成し、この区画（７）が半導体材料（１）の他の部
   分よりも薄く形成され、前記半導体材料の他の部分は、
   区画（７）と支持材料（２）の間に間隙（４）が設けら
   れるように支持材料（２）上に取り付けられていること
   を特徴とする請求項第１項に記載の装置。 ９）区画（７）の側方の一部が間隙（４）によって包囲
   されており、その間隙によって前記区画（７）が支持材
   料（２）から分離され、かつ区画の一部は半導体材料（
   １）の残りの部分から分離されることを特徴とする請求
   項第８項に記載の装置。 １０）区画（７）の側方の一部が所定の導電型（Ｎ）の
   半導体材料（１）の表面において、反対の導電型（Ｐ）
   を有する半導体材料によって包囲されていることを特徴
   とする請求項第８項あるいは第９項に記載の装置。 １１）反対の導電型（Ｐ）を有する半導体材料が槽を形
   成し、各槽が半導体材料の表面から拡散され、かつ区画
   （７）よりも薄く形成され、各槽が中間部（６）として
   区画（７）を半導体材料の他の部分に機械的に結合する
   のに用いられることを特徴とする請求項第１０項に記載
   の装置。 １２）反対の導電型（Ｐ）を有する半導体材料が区画（
   ７）の側方の一部を包囲し、区画（７）の側方が間隙（
   ４）によって残りの半導体材料（１）から分離されてい
   ることを特徴とする請求項第１０項あるいは第１１項に
   記載の装置。 １３）間隙（４）が気体あるいは負圧で満たされている
   ことを特徴とする請求項第１項から第１２項のいずれか
   １項に記載の装置。 １４）間隙（４）に圧力補償開口部（１０）が設けられ
   ていることを特徴とする請求項第１項から第１３項のい
   ずれか１項に記載の装置。 １５）請求項第８項に記載の半導体材料内に配置された
   ピエゾ効果を発生する電気素子のピエゾ効果を防止する
   装置を形成する方法において、第１の処理段階において
   、マスク（１１）と等方性のエッチング処理によって、
   半導体材料（１）の絶縁すべき区画（７）の領域が後ろ
   側からわずかに浅くなるようにエッチングされて、半導
   体材料を支持材料（２）上に取り付けるときに区画（７
   ）の後ろ側が支持材料（２）から離され、 このようにして得られた装置が次の処理段階において、
   結合層（５）によって支持材料（２）の上に取り付けら
   れ、それによって区画（７）と支持材料（２）との間に
   間隙（４）が形成されることを特徴とする半導体材料内
   の電気素子に発生するピエゾ効果を防止する装置を形成
   する方法。 １６）半導体材料を用いて請求項第９項に記載の装置を
   形成する方法において、 第１の処理段階において、マスク（１１）と等方性のエ
   ッチング処理よって、半導体材料（１）の絶縁すべき区
   画（７）の領域が後ろ側からわずかに浅くなるようにエ
   ッチングされて、半導体材料を支持材料（２）上に取り
   付けるときに区画（７）の後ろ側が支持材料（２）から
   離され、次に第１のマスク（１１）を除去した後に第２
   のマスク（１２）を用いて前述のようにして得られた半
   導体材料（１）の後ろ側から異方性のエッチング処理に
   よって区画（７）の周囲を空洞化して側方の間隙を形成
   し、 このようにして得られた装置をさらに他の処理段階にお
   いて結合材料（５）の層によって支持材料（２）上に取
   り付け、それによって間隙（４）の後ろ側が閉鎖される
   ことを特徴とする請求項第９項に記載の装置を形成する
   方法。 １７）すべての槽がすでに拡散されている所定の導電型
   （Ｐ）と反対の導電型（Ｎ）の半導体材料（１）を用い
   て請求項第１１項から第１４項のいずれか１項に記載の
   装置を形成する方法において、 第１のマスク（１１）と等方性のエッチング処理を用い
   て半導体材料（１）の絶縁すべき区画（７）の領域が後
   ろ側からわずかに浅くなるようにエッチングされて半導
   体材料（１）を支持材料（２）上に取り付けるときに区
   画（７）の後ろ側が支持材料から離され、 次の処理段階において、第１のマスク（１１）を除去し
   てその代わりに第２のマスク（１２）を用い、このよう
   にして得られた半導体材料（１）の後ろ側から異方性の
   エッチングによって絶縁すべき区画（７）の周囲を空洞
   化して側方の間隙（４）を形成し、このときに反対の導
   電型（Ｐ）の半導体材料の槽がエッチングストッパとし
   て作用し、槽が設けられていない箇所は半導体材料（１
   ）と不動態化層（９）が表面に至るまでエッチングされ
   、 さらに次の処理段階において第２のマスク （１２）が除去された後に、このようにして得られた半
   導体材料（１）の後ろ側に、半導体材料の導電型（Ｎ）
   と反対の導電型（Ｐ）を有する薄い被覆層（１３）が取
   り付けられ、 さらに次の処理段階において、このようにして得られた
   装置が結合材料（５）の層によって支持材料（２）上に
   取り付けられ、それによって間隙（４）の後ろ側が閉鎖
   されることを特徴とする請求項第１１項から第１４項の
   いずれか１項に記載の装置を形成する方法。