JPH01309098A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、楽音信号の音高を指定する鍵盤等の複数の
演奏操作子からなる演奏操作手段を備えるとともに、楽
音信号の自動的な発生を制御する自動演奏装置を備えた
電子楽器に関する。 （従来技術］ 従来、この種の電子楽器は、例えば特開昭５０−１７２
１２号公報に示されるように、演奏情報を記憶する自動
演奏用メモリを備え、演奏記録時には、ｔｓ盤における
押鍵操作に応じた纒操作信号を、切り換えスイッチを介
して、　トーンジェネレータからの音源信号を選択出力
する電子スイッチ回路へ導いて、鍵盤演奏に応じた楽音
信号の発生を制御すると同時に、前記操作鍵信号を演奏
情報として自動演奏用メモリに記憶するようにしている
。また、演奏再生時には、前記切り換えスイッチを前記
状態から切り換えて、前記ｓｕｉ演奏により自動演奏用
メモリに記憶した演奏情報または自動演奏用メモリに予
め記憶されている演奏情報を同メモリから読み出し、該
読み出した演奏情報を切り換えスイッチを介して前記電
子スイッチ回路へ導くようにして、自動演奏用メモリに
記憶されている演奏情報に基づいて楽音信号を自動的に
発生するようにしている。 （発明が解決しようとする課題］ しかるに、上記従来の電子楽器にあっては、切り換えス
イッチの状態により、鍵操作信号に基づき楽音信号を鍵
盤演奏に応じて発生するか、または自動演奏用メモリに
記憶されている演奏情報に基づき楽音信号を自動的に発
生するかが択一的に選択されるのみで、楽音信号を自動
的に発生させながら鍵盤演奏による楽音も同時に発生さ
せることはできなかった。特に、演奏楽曲の一部の演奏
パート（例えば、メロデイ音パート、和音伴奏音パート
及びベース音パートの一つ）に関する楽音信号を自動的
に発生させながら、他の演奏パートに関する楽音信号を
鍵盤演奏によって発生させるようなことはできず、この
電子楽器を用いても効率のよい演奏練習をすることがで
きないという問題があった。 この発明は前記問題に対処するためになされたもので、
その目的は、鍵盤等の演奏操作手段を用いたマニアル演
奏または自動演奏による各楽音信号を演奏パート別に選
択発生できるようにして。 効率のよい演奏練習を可能とした電子楽器を提供するこ
とにある。

【課題を解決するための手段】

上記目的を達成するために、この発明の構成上の特徴は
、複数の互いに異なる音高をそれぞれ指定可能な複数の
演奏操作子からなる演奏操作手段と、前記演奏操作手段
において操作された演奏操作子を検出して該演奏操作子
を表す操作子情報を出力する操作子検出手段と、複数の
演奏パート分の演奏情報を記憶する自動演奏用メモリ手
段と、前記複数の演奏パートに関して自動演奏するが否
かを各演奏パート毎に選択指示する選択指示手段と、前
記選択指示手段により制御され、前記自動演奏用メモリ
手段に記憶されている演奏情報の中から前記選択指示手
段により自動演奏することが指示されている演奏パート
に関する演奏情報を選択出力するとともに、前記自動演
奏用メモリ手段に記憶されている演奏情報の中で前記選
択指示手段により内勤演奏することが指示されていない
演奏パートに関する演奏情報の出方を禁止して該禁止し
た演奏情報に代えて前記操作子検出手段からの操作子情
報を出力する選択出力手段と、前記選択出力手段から出
力される演奏情報および操作子情報に応じて前記複数の
演奏パートに関する各楽音信号をそれぞれ発生す８楽音
信号発生手段とで電子楽器を構成したことにある。

【発明の作用】

上記のように構成したこの発明においては１選択指示手
段によって複数の演奏パートのうちの一部の演奏パート
（例えば、メロデイ音パート、和音伴奏音パート及びベ
ース音パートのうちのいずれか一つまたは二つ）を自動
演奏することが指示されると、選択出力手段によって自
動演奏用メモリ手段に記憶されている複数パート分の演
奏情報の中から前記指示された演奏パートに関する演奏
情報が楽音信号発生手段に選択出力される。また。 かかる場合、演奏操作手段の各演奏操作子を用いて前記
指示されていない演奏パートを演奏するようにすれば、
操作子検出手段によって該演奏に伴う演奏操作子の操作
が検出されるとともに該操作された演奏操作子を表す操
作子情報が出力され、該操作子情報は１選択出力手段に
より、前記指示されていない演奏パートに関する演奏情
報に代えて楽音信号発生手段に出力される。その結果、
選択指示手段により指示された演奏パートに関しては自
動演奏による楽音信号が楽音信号発生手段から発生され
、かつ選択指示手段により指示されていない演奏パート
に関しては演奏操作子の演奏による楽音信号が楽音信号
発生手段から発生されるようになる。

【発明の効果】

上記作用説明からも理解できる通り、この発明によれば
、複数の演奏パートの中から自動演奏する一部の演奏パ
ートを選択することにより、該−部の演奏パートに関す
る演奏音を自動的に発音させながら、他の演奏パートに
関する演奏を鍵盤等の演奏操作手段にて練習することが
でき、音楽的かつ効串のよい演奏練習が可能となる。し
かも、選択指示手段により自動演奏する演奏パートを各
演奏パート毎に選択できるので、前記のようにして演奏
練習する演奏パートを種々変更でき、極めて教育効果が
上がる。 また、この電子楽器によれば、同時に複数のパートを演
奏できない初心者でも、自動演奏との併用により一つの
パートを演奏するのみで、複数のパートからなる演奏音
楽を楽しむことができる。

【実施例】

以下図面を参照しながらこの発明の一実施例を説明する
。第１図はその全体的な構成を示したもので、鍵盤部７
はメロデイ音パート、和音伴奏音パート及びベース音パ
ートを演奏する上鍵盤、下鍵盤及びペダル鍵盤と、さら
に各種楽音形成、効果付加等の＊１１＃ｌＦ用スイッチ
類等とからなるものであり、このＩＩＩＩＡ盤１７から
の操作制御信号はキーコーダ８に供給される。具体的に
は、上、下、ペダルの各鍵盤において鍵の操作された時
に、その操作鍵音高に対応する音高情報を、各鍵にそれ
ぞれ設けた鍵スィッチの動作に伴ない発生してキーコー
ダ８に供給するものであり、また制御用各種スイッチ類
の設定状態に応じた制御信号をそのスイッチ回路により
発生し、キーコーダ８に供給するものである。そして、
この鍵盤部７からの各情報は、キーコーダ８においてそ
れぞれディジタル゛コード化されるもので、例えば各鍵
盤から鍵操作に伴い発生される音高情報は、例えばＣ，
Ｃ＃、Ｄ、・・・Ｂの１２音階を表現するノート情報、
および音域を表現するオクターブ情報の組み合わせで表
現し、ノート情報は４ビツト（Ｎｌ−Ｎ４）のノートコ
ード、オクターブ情報は３ビツト（Ｂｌ〜Ｂ３）のオク
ターブコードによって構成させる。 すなわち、音高情報は７ビツトでコード化表現されるよ
うにする。 このようにキーコーダ８でコード化された情報は、チャ
ンネルプロセッサ９において複数のチャンネルのいずれ
かに割当てられる。すなわち、チャンネルプロセッサ９
においては、鍵盤部７から得られる各情報を、時分割設
定される複数のチャンネル（この実施例では１６チヤン
ネル）のいずれかに割当て、また各チャンネルに割当て
られた各情報をそれぞれ多重化して４ビツトの信号ＫＣ
１〜ＫＣ４に変換して出力する。この場合、チャンネル
プロセッサ９から出力される信号は、前述したように音
高を表現する７ビツトの情報の他に、その音高に対応す
る鍵の押鍵、離鍵に対応するキーオン信号、エンベロー
プ指定情報等を含んで例えば１２ビツトで構成され、こ
の１２ビツトの情報は４ビツトづつ３分割して時分割多
重化してなる。 このようにしてチャンネルプロセッサ９から得られた４
ビツトの信号ＫＣＩ〜ＫＣ４は、メモリ回路１０に書き
込み情報として供給するもので、このメモリ回路１０に
対しては、指令制御部１１の指令スイッチＳ１からの記
録、再生指令Ｒ／？を供給する。このスイッチＳ１は、
投入状態で記録指令（Ｒ＝ニレコードが「１」となるも
ので、スイッチＳ１が開路される状態では再生Ｐの指令
状態となるものである。また、この指令制御部１１には
、さらにスイッチ８２，８３．Ｓ４が設けられ、それぞ
れ上鍵盤Ｕ、下鍵盤り、ペダル鍵盤Ｐに対応して、閉路
時に「１」の選択指令信号を発生し、メモリ回路１０の
読み出し鍵の指定情報として供給する。そして、メモリ
回路１０からの読み出し情報ＫＣＩ’　〜ＫＣ４’　は
、楽音発生装置１２に供給され、読み出し情報に対応し
た演奏音が発生されるようにしてなる。 第２図は上記チャンネルプロセッサ９部を詳細にして示
したもので、発音割当て回路部１３、データ多重回路１
４、ならびに上記割当ておよび多重化のためのタイミン
グ信号発生回路１５を備える。 発音割当て回路部１３は、操作された鍵に対応する音高
情報を、特定される数（例えば１６）の発音チャンネル
のいずれかに割当てるもので、キーコーダ８から与えら
れるキーコードにもとずいて割当て動作が行われる。す
なわち、発音割当て回路１１１３を構成するキーコード
記憶回路１７にキーコーダ８からのノートコードおよび
オクターブコードからなるキーコードＮ１〜Ｂ３を供給
するもので、このキーコード記憶回路１７は１発音チャ
ンネル数に対応する特定数（例えば１６）の記憶位置を
備えている。そして、割当て動作の結果、その時に操作
されている鍵にそれぞれ対応するキーコードを、キーコ
ード記憶回路１７の特定される数の記憶位置のいずれか
１つに記憶されるようにする。この場合のキーコードの
割当て動作の基本的な条件は以下（＾）および（Ｂ）に
示す通りである。 （Ａ）　　いまだ記憶されていない記憶位置（空白チャ
ンネル）に割当てる。 （Ｂ）　　現在押鍵中である鍵と同じ鍵をあられすキー
コードが１重複して複数の記憶位置（チャンネル）に記
憶されないようにする。 ただし、上記（Ｂ）の場合、現在押鍵中でない鍵の情報
（古いキーコード）と同じキーコードが、新しい鍵操作
にもとずきキーコーダ８から供給された場合は、その新
しいキーコードは適宜別のチャンネルに割当てられるこ
とを妨げない。 このようなキーコード記憶回路１７に対する入力キーコ
ードＮ１〜Ｂ３は、この記憶回路１７にすでに記憶され
ていて読み出される割当て済みのキーコードＮｌ’〜Ｂ
３’　と比較回路１８で比較されている。そして、各記
憶位！！（チャンネル）に対応して、一致している状態
でイコール信号ＥＱを発生する。この比較回路１８から
のイコール信号ＥＱは、１Ｒ当て制御部１９に与えるも
ので、前記した（Ａ）および（Ｂ）の割当て条件が満足
される時にロード信号ＬＤを発生し、キーコード記憶回
路１７に記憶指令を与える。また、この割当て制御部１
９では、比較回路１８からのイコール信号ＥＱにもとず
き、キーコード記憶回路１７に記憶されているキーコー
ドＮｌ’〜Ｂ３’　と同一キーコードＮ１〜Ｂ３がキー
コーダ８から出力されていることを検知し、押鍵の継続
中であることをあられすキーオン信号ＫＯＩまたはＫＯ
２を発生している。 このキーオン信号ＫＯＩまたはＫＯ２は、演奏音のエン
ベロープをサスティン状にする場合には、押鍵継続中は
連続して発生するものであるが、例えば演奏音のエンベ
ロープをアタック糸のものとする場合には、アタック系
キーオン信号発生回路２０から指令信号を与え、キーオ
ン信号ＫＯＩまたはＫＯ２が、押鍵から比較的短い時間
（１０ｍ秒程度）発生されるようにする。 割当て制御部１９における記憶制御割当て状態は、　ト
ランケート回路２１において監視されるもので、このト
ランケート回路２１では、その時点より最も古い（早い
時期に）離鍵された鍵の情報が割当てられているチャン
ネルを検出するものであり、空チャンネルの選択優先順
位を指定するようになる。そして、この検出チャンネル
にもとずき、割当て制御部１９に対して、　トランケー
トチャンネル指定信号ＴＲを供給する。１Ｎ当て制御部
１９では、トランケートチャンネル指定信号ＴＲで指定
される古いチャンネルの古い割当てを解消して、そのチ
ャンネルに新しく操作された鍵のキーコード情報を割当
て記憶させる制御を行なう。 発音割当て回路部１３には、さらに自動コード音用のキ
ーオン信号発生回路２２、および自動アルペジョ回路２
３が設けられており、キーオン信号発生回路２２は、自
動コード音（和音）の発音タイミングをあられすキーコ
ーダ８からの信号ＣＧにもとずいて、所定時間幅のキー
オン信号ＫＯ３を発生する。また、自動アルペジョ回路
２３は、キーコーダ８からの自動アルペジョ指令信号Ａ
ＲＰに対応してキーコード記憶回路１７からの出力キー
コードＮｌ’〜Ｂ３’　を、例えば下鍵盤に対応する情
報に限って順位をもって選択し、自動アルペジョ音とし
て発生すべき音高のキーコードＡＮ１〜ＡＢ２としてキ
ーコード記憶回路１７に供給する。この自動アルペジョ
音のキーコードＡＮ１〜ＡＢ２は、割当て制御部１９の
制御にもとずいて、キーコード記憶回路１７のアルペジ
ョ専用チャンネルに書き込まれる。 タイミング信号発生回路１５は、発音割当て回路部１３
における発音割当て動作を制御するためのタイミング信
号を発生すると共に、データ多重回路１４における各種
情報の時分割多重動作を制御するためのタイミング信号
を発生する。そして。 データ多重回路１４では１発音割当て回路部１３から与
えられる割当て済みキー情報（キーコードＮｌ’　〜Ｂ
３’、＊−ｉ＞信号ＫＯＩ　〜ＫＯ３等）、およびキー
コーダ８から与えられる制御情報を、タイミング信号発
生回路１５からのタイミング信号にもとずき、時分割多
重化する。すなわち、データ多重回路１４に入力された
多数ビットのキー情報は１例えば４ビツトＫＣ１〜ＫＣ
４のデータラインに多重化され、チャンネルプロセッサ
９の出力情報とされるものである。 このようなチャンネルプロセッサ９の割当て回路部１３
においては、多チャンネルが時分割的に形成されるもの
で、その各チャンネルの時分割タイムロットは、クロッ
クパルスφ１のタイミングで順次区切られるようになっ
ている。 ｆｆ１３図のａは、この割当て回路部１３における各チ
ャンネルのタイムスロットを示したもので、クロックパ
ルスφ１の周期に対応して１６個のタイムスロットが、
第１乃至第１６チヤンネルにそれぞれ順次対応するもの
である。ここで、クロックパルスφ１の発生周期は例え
ば１μ秒とされるものであり、したがって１つのチャン
ネルの時間幅は１μ秒とされるものである。また、上記
チャンネルは、上鍵盤、下鍵盤、ペダル鍵盤等の鍵盤別
にあらかじめ定めるものであり１発音割当て回路部１３
は、その定められたチャンネルに対応鍵盤部からのキー
情報を割当てる。そして、例えば上鍵盤は第３、第４、
第６．第７、ｌ１１０、第１３゜第１６チヤンネルに、
下鍵盤は第２，１１５．　　第８゜第９、ｍ１１１．　
　第１２、第１５チヤンネルに割当てるようにし、さら
にペダル鍵盤は第１チヤンネルに割当てるようにすれば
よく、その他自動アルペジ式音のために第１４チヤンネ
ルを専用チャンネルとして割当てるようにする。 第３図のｂ　−ａに示したＹＵＫ、ＹＬＫ、ＹＰＫおよ
びＹＡＲの信号は、上記上鍵盤、下鍵盤、ペダル鍵盤お
よび自動アルペジョの専用チャンネルを指定する信号で
あり、これらの信号はタイミング信号発生回路１５から
発生される。 第４図は、このタイミング信号発生回路１５の構成例を
示したもので、クロックパルスφ１をカウンタ２４で計
数させる。このカウンタ２４は２進カウンタを４段に縦
続接続したもので、その各２進カウンタ部の状態をアン
ド回路２５で検知し、その２進カウンタ部が全て「１」
の時にアンド回路２５から出力信号を取り出すもので、
カウンタ２４はクロックパルスφ１を１／１６に分周す
る回路となる。このカウンタ２４は、電源投入時等の初
期時において、イニシャルクリア信号ＩＣが供給され、
リセットして初期設定されるものであり、クロックパル
スφ１を１６個計数する毎にアンド回路２５から出力パ
ルス信号を発生する。したがって、アンド回、ｊ１２５
からの出力信号は、前記タイムスロットの第１６チヤン
ネルに相当するようになる。 アンド回路２５からの１６μ秒毎の出力パルス信号は、
クロックパルスφ１でシフト駆動される１６ステージの
シフトレジスタ２６の先頭ステージに供給し、クロック
パルスφｌが１６Ｍ発生する間に、その各ステージ「１
」〜「１６」の出力ラインに順次「１」の出力信号を発
生させる。すなわち、クロックパルスφ目こ対応して、
上記「１」〜「１６」の各ステージから、　「１」の信
号が順次循環して発生されるようになり、その各ステー
ジが第３図のａに示した１６個の各チャンネルに対応す
るようになる。 したがって、このシフトレジスタ２６の「３」「４」　
「６」　「７」　「１０」　「１３」ステージの出力信
号をオア回路２７で検知すれば、これは前記した上鍵盤
のチャンネル指定信号ＹＵＫとなり、またｒ２Ｊ　　ｒ
５Ｊ　　ｒｓＪ　　ｒ９Ｊ　　ｒｉｌｌ　　ｒ１２Ｊ「
１５」ステージの出力信号をオア回路２８で検知するこ
とによって、下鍵盤のチャンネル指定信号ＹＬＫとなる
。さらに、シフトレジスタ２６の「１」ステージの信号
は、オア回路７０を介してペダル鍵盤のチャンネル指定
信号ＹＰＫとなり。 同じ＜　ｒ１４Ｊステージの信号をオア回路７１で検知
することにより、自動アルペジョのチャンネル指定信号
ＭＡＲが得られる。 チャンネルプロセッサ９においては、その処理動作の１
サイクルを、第３図のａに示した１６チヤンネルからな
る時分割チャンネル単位時間が３循環する時間（１６＊
３＝４８チャンネル＝４８μ秒）として動作するもので
ある。すなわち、第３図のｆ−ｈに示す信号Ｈ１〜Ｈ３
は、それぞれチャンネルプロセッサ９の第１乃至第３処
理期間に示すようになるもので、この信号Ｈ１〜Ｈ３は
アンド回路２５からの出力信号を１／３分周回路２９で
分周し、その各位相の異なる分局信号をデコーダ３０で
検知することにより得られる。 このタイミング発生回路１５からは、さらに上記処理期
間信号Ｈ１〜Ｈ３と、シフトレジスタ２６からの信号の
論理によって、第３図のｉｅ　　ｊに示すような４８μ
秒周期の２相のクロックパルスφ０．φ８を発生する。 このクロックパルスφ＾、φ８は、上記第１乃至第３処
理期間借号Ｈ１〜Ｈ３が発生する４８μ秒の期間に同期
してキーコーダ８から各種データ類を送出するために、
キーコーダ８において使用される。 チャンネルプロセッサ９にキーコード情報を与えるキー
コーダ８は１例えば特開昭５２−２３３２４号に示され
るように構成すればよい、すなわち、鍵盤部７において
操作された鍵を検知して、これをキーコードＮ１〜Ｂ３
に変換して出力するもので、同時に操作されている複数
の鍵の複数のキーコードは、各操作鍵毎に一定時間幅で
時分割的に出力されるもので、その時間幅は上記クロッ
クパルスφｎ、φ８によって規制され、パルスφ＾の立
ち上りからパルスφ８の立ち下りに至る期間に同期した
４８μ秒の幅である。例えば、ある操作鍵のキーコード
はクロックパルスφ０の立ち上りからクロックパルスφ
８の立ち下りに至る期間に同期した４８μ秒の時間幅で
キーコーダ８からチャンネルプロセッサ９に供給される
と、次の４８μ秒の期間では他の操作鍵のキーコードが
チャンネルプロセッサ９に供給される。キーコーダ８か
ら１つのキーコードＮ１〜Ｂ３が送出される時間幅は、
第３図のｋに示される。 ここで、キーコードＮ１〜Ｎ３は、前述したように音階
基をあられす４ビツトのノートコードＮ１〜Ｎ４と、オ
クターブをあられす３ビツトのオクターブコードＢ１〜
Ｂ３からなる７ビツトのコード情報でなり、その音階基
との関係は第１表に示す通りである。 （以下余白） 第１表 ここで、Ｃ音のノートコードは「１１００」であるが、
楽音発生のために実際に使用されるＣ音のノートコード
ｒｌ　１１１Ｊに変換されるようになっている。Ｃ音の
ノートコードを始めから「１１１１」としないのは、後
述するように多重化された情報を元にもどすために使用
する基準情報をｒｌ　１１１Ｊとしたためであり、これ
と重複をさけるようにしたためである。 （以下余白） 第２表 第２表は、音域を定めるオクターブとオクターブコード
の内容の一例を示したものである。この表から明かなよ
うに、オクターブコードＢ１〜Ｂ３とオクターブ音域と
の関係は、Ｉ／ｌＡｌ１の種類によって異なっている。 例えば、上鍵盤にあっては、Ｃ３〜Ｃ７の音高範囲であ
り、これよりも低いＢ２以下の音域、および高いＣフ＃
以上の音域は使用されない。これに対して、下鍵盤は上
鍵盤より１オクターブ低いＣ２〜Ｃ６の範囲の音であり
、同じオクターブコードｒｏｏＩＪであっても、上鍵盤
に対してはＣ３＃〜Ｃ４、下鍵盤に対してはＣ２＃〜Ｃ
３の音域に対応するようになる。また、１つのオクター
ブコードで指定する音域は、通常のオクターブ指示のＣ
，Ｃ＃、・・・Ｂの範囲ではなく、Ｃ＃、Ｄ、　・・・
Ｃの音域としている。したがって、最低音域のオクター
ブコードｒｏＯＯＪではＣの音名１個を指示するように
なる。 尚、この第２表の「アルペジ式」の欄には、自動アルペ
ジ目回路２３から発生される自動アルペジョ音用のキー
コードＡＮＩ〜ＡＢ２に含まれるオクターブコードＡＢ
Ｌ、ＡＢ２に対応する音域を示した。これは下鍵盤のオ
クターブコードＢｌ〜Ｂ３と略同しであるが、最低音域
のＣ２の音が自動アルペジ目においては使用されない。 したがって、アルペジョ用のオクターブコードＡＢＩ、
ＡＢ２においては第３ビツト目Ｂ３に対応するビットが
不要である。ペダル鍵盤の鍵域はＣ２からＣ３までの音
高であるので、この場合も第３ビツト目Ｂ３は不要であ
る。 キーコーダ８からは、キーコードＮ１〜Ｂ３に同期して
、そのキーコードがあられす鍵の所属する鍵盤の鍵盤信
号、具体的には上鍵盤Ｕ、下鍵盤り、ペダル鍵盤Ｐの信
号が４８μ秒幅で出力される。操作された鍵のキーコー
ドＮ１〜Ｂ３およびその鍵盤信号Ｕ、　　Ｌ、　　Ｐは
、適当な時間間隔で繰り返しキーコーダ８から発生され
るもので、これら情報信号はその鍵が離されるまで継続
する。また、これまで発生されていたキーコードの中で
、どのキーコードに対応する鍵が離鍵されたかを検査す
るために、キーコーダ８からキーオフ検査信号Ｘが定期
的に発生される。このキーオフ検査信号Ｘの発生状態は
、第３図のｋに示した１キーコードを送出時間と同じ４
８μ秒であり、この信号Ｘの発生されている期間は、キ
ーコードＮ１〜Ｂ３および鍵盤信号Ｕ、　　Ｌ、　　Ｐ
は発生されない、また、このキオフ検査信号Ｘの発生間
隔は１例えば５ｍ秒程度であり、ディジタル回路におい
ては比較的長い時間であると共に、人間の聰感覚では略
同時と感する程度の短い時間である。そして、発音割当
て回路部１３内の割当て制御部１９においては、キーコ
ード記憶回路１７の入出力情報の比較情報をもとに、こ
れまでチャンネルプロセッサ９に供給されていたキーコ
ードの中で、キーオフ検査信号Ｘの１発生期間の間に供
給されなくなったことの条件に合うキーコードを検知し
、その検知されたキーコードに関する鍵が離鍵されたこ
とを判所させるものである。 キーコーダ８は、以上説明した鍵に関する情報Ｎ１〜Ｎ
３．　　Ｕ、　　Ｌ、　　Ｐ、　　Ｘ等を送出するばか
りでなく、楽音制御用あるいは各種機能選択用のスイッ
チ類によって得られた情報をも送出するもので１例えば
自動アルペジョ演奏が選択されている場合は、自動アル
ペジョ選択信号ＡＲＰが、第３図のｋに示す１キ一コー
ド送出時期に同期した４８μ秒幅で出力される。この自
動アルペジョ選択信号ＡＲＰが送出されている時、鍵に
関する情報類は送出されない、エンベロープコントロー
ル信号ＥＣは、発生される楽音の振幅エンベロープ波形
をサスティン系、アタック系のどちらかにするかの切替
選択を行うもので、　「１」あるいはｒＯＪでその一方
を選択指定するようになる。ダンパ信号ＤＵは、離鍵後
における上記エンベロープ波形の減衰波形を急激に立ち
下げて演奏音を断つための指令信号で、ダンパスイッチ
の操作によって発生される。 キーコーダ８では、また自動ベース・コード演奏のため
の指令処理も行なうことができ、自動ベース・コード演
奏が選択指定される時に、鍵盤部７の操作にもとづいて
、自動ベース音用のキーコード、さらに自動コード音（
和音）用のキーコードを適宜のタイミングで発生する。 そして、自動ベース・コード演奏を行う場合には、キー
コーダ８からその選択信号ＡＢＣが出力される。同時に
。 スローロックのリズムが選択されている時には信号ＳＲ
が出力され、自動コード音を発生すべきタイミングにお
いて、キーコーダ８からタイミング信号ＣＧが発生され
る。これらの信号ＡＢＣ，ＳＲ，ＣＧは、自動コード音
の振幅エンベロープ波形を制御するために、チャンネル
プロセッサ９を介して出力される。 その他、キーコーダ８からは、鍵操作をあられす情報を
、その鍵の離鍵後も記憶して楽音発生のために使用すべ
きことをあられすメモリ信号ＭＭ。 自動アルペジョ音の音高上昇パターン、若しくは上昇と
下降の繰り返しパターンを選択するアップ／ターン選択
信号ＵＴ、自動アルペジョ演奏の演奏音程パターンを選
択するアルペジョパターン信号ＡＰＩ、ＡＰＥ、ＡＰ３
．ＡＰ４等が必要に応じて送出されるものである。 第５図は１発音割当て回路部１３のキーコード記憶回路
１７を中心にして詳細に示したもので、このキーコード
記憶回路１７は、入力キーコードＮ１〜Ｂ３の各ビット
それぞれに対応して１６ステージのシフトレジスタ３１
を備える。このシフトレジスタ３１には、それぞれデー
タ読み込み用のアンド回路３２、各シフトレジスタ３１
からの出力情報を入力側に帰還する自己保持用のアンド
回路３３を備え、このアンド回ｊ１３２．３３の出力情
報は、オア回路３４を介して各対応シフトレジスタ３１
の先頭部に入力する。これらシフトレジスタ３１は、そ
れぞれクロックパルスφ１によってシフト駆動されるも
のであり、その各ステージには前述した１６チヤンネル
の情報が、キーコードＮ１〜Ｂ３を構成するビット毎に
記憶されるもので、その各読み送用アンド回路３２に供
給されるキーコードＮ１〜Ｂ３は、シフトレジスタ３１
からのそれぞれ出力情報Ｎｌ’〜Ｂ３’とディジタルコ
ンパレータ３５において対比する。上記読み込み用アン
ド回路３２に供給されるキーコードＮ１〜Ｂ３は、それ
ぞれオア回路３６を介して供給されるもので、このオア
回路３６には、自動アルベジョ回路２３からのアルペジ
ョキーコードＡＮｌ−ＡＢ２を供給し、シフトレジスタ
３１の所定チャンネルに対応するステージに書き込まれ
るようになっている。 ディジタルコンパレータ３５においては、前述したよう
に４８μ秒の量変化しないある操作鍵に対応するキーコ
ードＮ１〜Ｂ３と、クロック信号φ１に同期して１μ秒
毎に変化するチャンネル割り当て済みキーコードＮｌ’
〜Ｂ３’　とを比較し、入力キーコードＮ１〜Ｂ３と同
一のキーコードＮ１′〜Ｂ３’がキーコード記憶回路１
７にすでに記憶されている時には、その記憶チャンネル
時間に同期して一致検出信号ＥＱＩを発生する。すなわ
ち、ディジタルコンパレータ３５では、入力キーコード
Ｎ１〜Ｂ３の鍵盤種別に無関係に比較動作が行われ、一
致検出信号ＥＱＩを発生するもので、この信号ＥＱＩは
アンド回路３７．　３８．　３９に供給される。このア
ンド回路３７〜３９には、それぞれタイミング信号発生
回路１５からの上鍵盤、下鍵盤、ペダル鍵盤のタイミン
グ信号Ｙ　Ｕ　Ｋ。 ＹＬＫ、ＹＲＫと共に、キーコーダ８からの鍵盤指定の
信号Ｕ、　　Ｌ、　　Ｐを供給し、その一致検出信号Ｅ
ＱＩの発生タイミングから、オア回路４０を介して入力
キーコードＮ１〜Ｂ３の所属鍵盤と同一の鍵盤のチャン
ネル時間に発生する一致検出信号のみを取り出し、アン
ド回路４１を介してライン４２から割当て制御部１９に
比較信号ＥＱとして供給する。アンド回路４１には、自
動アルペジ目選択信号ＡＲＰの供給されるインバータ４
５の出力をゲート信号として供給し、アルペジョ選択信
号ＡＲＰの存在で比較信号ＥＱの出力を阻止させるよう
にする。前述したように、自動アルペジョ選択信号ＡＲ
Ｐが送出されている時は、鍵盤信号Ｕ、　　Ｌ、　　Ｐ
は存在しないので、アンド回路４１は省略してもよい。 尚、自動アルペジ目選択信号ＡＲＰの発生している４８
μ秒の間は、自動アルペジョ回路２３から自動アルペジ
ョ音のキーコードＡＮＩ〜Ａｌ３２がオア回路３６群に
加えられ、アルペジョ専用チャンネルである第１４チヤ
ンネルに対応するタイミングでキーコード記憶回路１７
に記憶されるようになっている。また、キーコード記憶
回路１７の出力情報の中で、ノートコードＮ１〜Ｎ４は
自動アルペジョ回路２３に供給されるようになっている
。 上記比較信号ＥＱの供給される割当て制御部１９は第６
図に示すように構成されるもので、それぞれ１６ステー
ジのシフトレジスタからなるキーオンメモリ４６、下鍵
盤キーオンメモリ４７．キーオン−時メモリ４８、キー
オフメモリ４９を備え、これらメモリ４６〜４９はそれ
ぞれクロックパルスφ１でシフト駆動され、各チャンネ
ルの情報を時分割的に記憶するようになっている。 キーオンメモリ４６は、キーコード記憶回路・１７に割
当て記憶されたキーコードＮｌ’　〜Ｂ３’に係る鍵が
操作中である場合に、その割当てチャンネルに同期して
信号「１」　（キーオン信号ＫＯ）を記憶する。したが
って、キーオンメモリ４６の出力が「１」となるチャン
ネルでは、すでに音の割当てがされており、しかもその
音の鍵が操作中であることをあられしている。 前記比較図ｌｌ１１８からの比較信号ＥＱは、アンド回
路４３および４４に供給し、アンド回路４３にはさらに
キーオンメモリ４８からの出力信号ＫＯ１および第５図
のオア回路３６からのノートコードＮ１〜Ｎ４を検知す
るオア回路５０からのキーコード検出信号ＫＯＮを供給
する。 したがって、このアンド回路４３は、　「現在。 キーコードＮ１〜Ｎ３（またはＡＮＩ〜ＡＢ２）が供給
されていること、　（ＫＯＮ＝１）ｊ、　「キーコード
Ｎ１〜Ｂ３がいずれかのチャンネルにすでに割当てられ
ていること（ＥＱ＝１）Ｊ、　ｒそのチャンネルに割当
てられた音の鍵が操作中であること（ＫＯ＝１）Ｊの各
条件が満足される時に、割当て済みキーオン信号ＡＫＯ
Ｎを発生する。この割当て済みキーオン信号ＡＫＯＮは
、オア回路５１およびアンド回路５２を介して、１ビツ
トのシフト遅延回路５３に供給し、この遅延回路５３の
出力信号はオア回路５１に帰還してホールドされるよう
になる。ここで、アンド回路５２に供給されるゲート信
号Ｙ４８は、２１４図に示したタイミング発生回路１５
のアンド回路５４から得られる第３図のＪに示した１サ
イクル終了信号Ｙ４８を、インバータ５５で反転して得
られる。上記アンド回路５４には、デコーダ３０からの
第３処理期間信号Ｈ３、およびアンド回路２５からの１
１！１６チヤンネル時間に同期したパルス信号が加えら
れるもので、その出力信号Ｙ４８は処理動作サイクルの
最終チャンネル時間において発生される。 したがって、ゲート信号Ｙ４８は、Ｉ’ｆｌおよび第２
処理期間Ｈ１，Ｈ２、および第３処理期間Ｈ３の始めか
ら第１５ビツト目までの合計４７ビツトタイムの間、第
３図のｍに示すように発生される。 すなわち、遅延回路５３によるホールド情報は、１サイ
クル終了信号と共にクリアされる。 キーコーダ８から供給されたキーコードＮ１〜Ｂ３がす
でに割当て済みのものである場合は、第１処理期間信号
Ｈ１が発生している１６ビツトタイムの間の当該割当て
チャンネル時間に右いて、割当て済みキーオン信号ＡＫ
ＯＮが発生される。 この信号ＡＫＯＮは、ただちに遅°延回路５３を含むホ
ールド回路で記憶されるので、第２処理期間信号Ｈ２の
発生している１６ビツトタイムの間は、遅延回路５３の
出力はｒｌＪの状態に持続される。 この遅延回路５３の出力はインバータ５６で反耘されて
オア回路５７に供給され、第２処理期間における新たな
割当て動作は行われない。 逆に、キーコーダ８から供給されたキーコードＮ１〜Ｂ
３が、末だ割当てられていない新しい操作鍵によるもの
である場合、あるいは自動アルペジョのキーコードＡＮ
Ｉ〜ＡＢ２が供給されている場合は、第１処理期間信号
Ｈ１、および第２処理期間信号Ｈ２の発生している問は
、アンド回路４３の出力信号ＡＫＯＮはｒＯＪである。 したがって、その間インバータ５６の出力は「１」とな
り、この信号はオア回路５７を介してアンド回路５８に
加わる。このアンド回路５８には、Ｗｉ５図に示したオ
ア回路５０からのキーコード検出信号ＫＯＮも供給して
新たなキーコードＮ１−８３が供給されていることを条
件付け、キーオンメモリ４６の出力をインバータ５９で
反耘してさらにゲート信号として供給することによって
離鍵されているチャンネル時間を判別し、アンド回路５
８から新たな鍵が操作されたことをあられすニューキー
オン信号ＮＫＯを、新しい割当てチャンネル時間に対応
して発生させる。 アンド回路５８から発生されるニューキー・オン信号Ｎ
ＫＯは、アンド回路６０．　６１．　６２．　６３に供
給し、これらアンド回路６０〜６３のいずれか一つにお
いて、単一のチャンネル時間に同期して選択され、オア
回路６４．６５を介してキーオンメモリ４６に書き込ま
れる。そして、オア回路６４からの出力信号は、さらに
ロード信号ＬＤとして取り出す。 アンド回路６０〜６３には、キーコーダ８からの鍵盤信
号Ｕ、　　Ｌ、　　Ｐ、　　アルペジョ選択信号ＡＲＰ
がそれぞれゲート信号として加えられ、さらに各鍵盤お
よび内勤アルペジョの専用割当てチャンネルを示す信号
ＹＵＫ２．ＹＬＫ２．ＹＲＫ２゜ＹＡＲ２をそれぞれゲ
ート信号として供給してなる。上記信号ＹＬＫ２〜Ｙ　
Ａ　Ｒ２は、　　１１３図のｇに示す第２処理期間の間
でのみ発生する専用チャンネル信号ＹＵＫ、ＹＬＫ、Ｙ
ＰＫ、ＹＡＲであり、第４図のアンド回路６６〜６９か
らそれぞれ得られる。このアンド回路６６〜６９には、
デコーダ３０からの第２処理期間信号Ｈ２が加わり、さ
らにオア回路２７，２８，７０．７１それぞれから、上
鍵盤専用チャンネル信号ＹＵＫ、下鍵盤専用チャンネル
信号ＹＬＫ、ペダル鍵盤専用チャンネル信号ＹＰＫ、さ
らに自動アルペジョ専用チャンネル信号ＭＡＲがそれぞ
れ加えられる。 ペダル鍵盤および自動アルペジョの専用チャンネルは、
それぞれ１チヤンネルであるため、ペダル鍵盤信号Ｐ若
しくは自動アルペジョ信号ＡＲＰが供給されている時に
ニューキーオン信号ＮＫＯが発生すると、信号ＹＰＫ２
あるいはＹＡＲ２の発生に応じて、Ｗｉ２処理期間の第
１あるいは第１４チヤンネル時間において、アンド回ｊ
１６２若しくは６３から信号「１」が出力される。しか
し、上鍵盤力よび下鍵盤の専用チャンネルはそれぞれ７
チヤンネル存在するので、ニューキーオン信号ＮＫＯを
単一のチャンネルに割当てるためにトランケートチャン
ネル指定信号ＴＲが使用される。 トランケートチャンネル指定信号ＴＲは、後述するトラ
ンケート回路２１から発生されるものであるが、この信
号ＴＲは、現在割当て中の音の中で、上鍵盤および下鍵
盤でそれぞれ最も古く離鍵された鍵の割当てチャンネル
時間に同期して発生されるものである。 このトランケートチャンネル指定信号ＴＲは。 第６図のアンド回路７２および７３に加わり。上鍵盤お
よび下ｍＷ専用チャンネル信号ＹＵＫおよびＹＬＫに応
じて、上鍵盤および下鍵盤トランケートチャンネル信号
ＴＲＵ、ＴＲＬに分けられる。 この信号ＴＲＵおよびＴＲＬはアンド回路６０゜６１に
それぞれ供給され、当該鍵盤に関する単一のチャンネル
時間において、ニューキーオン信号ＮＫＯを通過させる
。 アンド回路６０．６１からの出力信号「１」は、オア回
路７４．７５およびアンド回路７６．７７を介して、そ
れぞれ１ビツトのシフト遅延回路７８．７９に供給され
、こ遅延回路７Ｂ、’１９から出力信号はそれぞれオア
回路’１４．’１５に帰還し、信号Ｙ４８の「１」であ
る間、すなわち、１サイクル終了信号Ｙ４８が発生する
まで、記憶ホールドする。この遅延回路７８．７９の出
力信号は。 それぞれインバータで反転してアンド回路７２゜７３に
ゲート信号として供給し、同一鍵盤に関する別チャンネ
ルで２回議上トランケートチャンネル指定信号ＴＲが発
生したとしても、上鍵盤若しくは下鍵盤のトランケート
チャンネル指定信号ＴＲＵ、ＴＲＬは、第２処理期間（
第３図のｇ）において１度だけしか発生されないように
する。 すなわち、アンド回路６０あるいは６３から「１」の出
力信号の発生した時に、新たな割当てが行われるもので
、第２処理期間における単一のチャンネル時間において
アンド回路６０あるいは６３のいずれかから出力された
信号「１」は、オア回路６４を介してロード信号Ｉ、　
Ｄとしてキーコード記憶回路１７に供給される。 このロード信号ＬＤは、キーコード記憶回路１７の各ビ
ットのデータ読み込み用アンド回路３２（第５図参照）
を動作可能とし、且つノア回路８０で反転して自己保持
用アンド回路３３のゲートを閉じる。したがって、ロー
ド信号ＬＤが発生したチャンネルの記憶キーコードＮｌ
’〜Ｂ３’　はクリアされ、新たなキーコードＮ１〜Ｂ
３またはＡＮＩ〜ＡＢ２が当該チャンネル時間に同期し
て。 キーコード記憶回路１７に記憶されるようになる。 オア回路６４の出力信号は、オア回路６５を介してキー
オンメモリ４６に加わり、キーコード記憶回路１７にお
ける新たなキーコード付１〜Ｂ３の記憶チャンネルに同
期してキーオン信号ＫＯを記憶する。このキーオンメモ
リ４６の記憶情報は。 アンド回路８１およびオア回路６５を介してシフト循環
され、記憶保持されるもので、アンド回路８１は後述す
るようにｌｌ壊されたキーコードＮ１′〜Ｂ３’が割当
てられているチャンネルの時間にゲートが閉じられる。 オア回路６５からの出力信号は、ライン８２を介してア
ンド回路８３に供給される。したがって、キーオンメモ
リ４６に押鍵中をあられす信号ｒｌＪがチャンネル単位
で与えられる時に、アンド回路８３のゲートが開かれる
もので、このアンド回路８３にはさらに下ａｍニューキ
ーオン信号ＬＮＫが加えられている。 前記キーコード検出信号ＫＯＮおよびオア回路５７の出
力信号がアンド回路８４に供給され、このアンド回路８
４にはさらに下鍵盤信号りおよび第２処理期間における
下鍵盤専用チャンネル信号ＹＬＫ２が供給される。この
アンド回路８４は、上記下鍵盤ニューキーオン信号ＬＮ
Ｋを出力するもので、この信号ＬＮＫは下鍵盤のある鍵
が操作されると、その操作開始時において１度だけ、第
２処理期間の下鍵盤専用チャンネル時間に同期して「１
」となるものである、このアンド回路８４の出°力が「
１ｊとなる時、オア回路６５からは下鍵盤で操作中の鍵
の割当てチャンネルに同期して信号「１」が発生される
ものであるため、アンド回路８３の出力信号は、下鍵盤
で操作中の鍵の割当てチャンネルに同期して「１」とな
り、オア回路８５を介して下鍵盤キーオンメモリ４７に
記憶される。このメモリ４７の記憶情報は、アンド回路
８６およびオア回路８５を介してシフト循環され、記憶
保持される。 上記アンド回路８６には、ノア回路８７からの出力信号
が供給されているもので、イニシャルクリア信号ＩＣが
発生している時、信号ＹＬＫが「１」となって下Ｓａ専
用チャンネル以外のチャンネル時間の時、あるいはアン
ド回路８４から下鍵盤ニューキーオン信号ＬＮＫが発生
している時にそのゲートが閉じられる。また、このアン
ド回路８６には、下鍵盤で何らかの鍵が操作されている
時に持続的に「１」となる下鍵盤記憶信号ＬＫＭがゲー
ト信号として供給されるもので、この信号ＬＫＭは第７
図のライン１６６を介して供給され、下鍵Ｉ１１操作時
に下鍵盤キーオンメモリ４７の情報を保持させるように
する。 オア回路６４から得られるロード信号ＬＤ、すなわち新
たに操作された鍵を割当てるべきチャンネルをあられす
信号は、ライン８８を介してオア回路８９に供給し、キ
ーオン−時メモリ４８に入力される。このメモリ４８は
、キーオフ検査信号Ｘの１発生周期の間に１度でも鍵が
操作されると、その鍵の割当てチャンネルに信号「１」
を記憶するもので、その記憶情報はアンド回路９０を介
してオア回路８９に帰還して記憶保持される。 上記アンド回路９０は、キーコーダ８からキーオフ検査
信号Ｘが供給されるとゲートの閉じられるもので、した
がってキーオフ検査信号Ｘが供給される毎にキーオン−
時メモリ４８の記憶はクリアされる。ここで、キーオフ
検査信号Ｘはアンド回路１０７に供給され、信号Ｈ１に
よって第１処理期間（第３図のｆ）の間だけ選択出力さ
れるもので、その出力信号Ｘ１はインバータ９１で反転
してアンド回路９０にゲート信号として供給されている
。したがって、アンド回路９０は第１処理期間の間だけ
ゲートが閉じられ、この間にキーオン−時メモリ４８の
記憶情報がクリアされる。 末だ割当てられていない新たな鍵の操作にもとづいてキ
ーコードＮ１〜Ｂ３またはＡＮＩ−ＡＢ２が供給された
場合には、ロード信号ＬＤがライン８８およびオア回路
８９を介してキーオン−時メモリ４８に加わり、そのキ
ーコードの割当てられるチャンネル時間に同期して信号
「１」が書き込まれる。すでに割当て済みの鍵が操作さ
れている場合は、その鍵のキーコードＮ１〜Ｂ３が供給
されると、その割当てチャンネル時間に同期してアンド
回路４３から割当て済みキーオン信号ＡＫＯＮが発生さ
れ、ライン９２を介してアンド回路９３に供給される。 このアンド回路９３には、第２処理期間同期信号ＹＨ２
がゲート信号として供給されており、上記キーオン信号
ＡＫＯＮは第２処理期間の間だけアンド回路９３から取
り出され、オア回路８９を介してキーオン−時メモリ４
８に供給される。したがって、このキーオン−時メモリ
４８の記憶は、キーオフ検査信号Ｘによって一旦クリア
されるものであるが、鍵が操作されている限り、次のキ
ーオフ検査信号Ｘが供給される時までには、その鍵の割
当てチャンネルに信号「１」が記憶される。 上記第２処理期間同期信号ＹＨ２は、第４図のアンド回
路１０８から得られるもので、シフトレジスタ２６の全
１６ステージからの出力信号を入力したオア回路１０９
からの出力信号と、デコーダ３０からの第２処理期間信
号Ｈ２とのアンド論理にもとづき発生される。したがっ
て、この信号ＹＨ２は、Ｉ！２処理期間のｍｌチャンネ
ル時間からＩ！１６チヤンネル時間までの全チャンネル
時間に同期している。 キーオフ検査信号Ｘの発生期間は、例えば５ｍ秒程度で
あり、今まで操作されていた鍵のキーコードＮ１〜Ｂ３
が、この信号Ｘの１発生周期の間に１度もキーコーダ８
から供給されなかった場合に、その鍵が離鍵されたこと
をアンド回路９５において判別する。キーオフ検査信号
Ｘが供給される直前において、キーオン−時メモリ４８
に「１」を記憶しているチャンネルでは押離中であり、
記憶信号「０」のチャンネルでは、鍵が離されたことを
判商することができる。 すなわち、キーオン−時メモリ４８の出力情報を、イン
バータ９４で反転してアンド回路９５に加えることによ
って、離鍵されているチャンネル時間に同期して、その
アンド回路９５のゲートを開くことができる。また、ア
ンド回路９５には、第１処理期間に同期した１６ビツト
タイム幅のキーオフ検査信号ｘｌがアンド回路１０７か
ら供給される。さらに、キーオン−時メモリ４８の記憶
内容「０」のチャンネルにおいて、今まで鍵が操作され
ていたか否かを調べるために、キーオンメモリ４６から
出力されるキーオン信号ＫＯもアンド回路９５にゲート
信号として加えられる。したがって、それまで操作され
ていた鍵が離鍵された時だけ、その鍵の割当てチャンネ
ル時間にアンド回路９５から出力信号が得られるように
なる。このアンド回路９５からの出力信号「１」は、キ
ーオフ信号ＫＯＦとされる。 キーオフ信号ＫＯＦは、アンド回路９６、オア回路９７
を介してインバータ９８に供給し、このインバータ９８
がアンド回路８１のゲートを制御して、キーオンメモリ
４６のキーオフ信号ＫＯＦに対応するチャンネルの記憶
をクリアして「０」とする、したがって、キーオンメモ
リ４６には、鍵が押されている間だけ、該当するチャン
ネルにキーオン信号ＫＯが記憶される。この場合、キー
コード記憶回路１７においては、キーオフ信号ＫＯＦに
よってクリアされないものであるため、離鍵後において
もその鍵のチャンネル割当ては持続され、その離鍵され
た鍵のキーコード出力Ｎｌ’〜Ｂ３’　は維持される。 キーオフ信号ＫＯＦは、ざらにオア回路９９を介してキ
ーオフメモリ４９に供給される。キーオフメモリ４９は
、各チャンネルに割当て中の鍵の中で現在離鍵されてい
る鍵の割当てチャンネルに信号「１」を記憶しているも
ので、その最終ステージから出力されるキーオフ記憶信
号ＫＯＦＭは、アンド回路１００およびオア回路９９を
介して帰還し、シフト循環記憶保持される。アンド回路
１００には、オア回路６４の出力信号がライン８８およ
びインバータ１０１を介してゲート信号として供給され
、あるチャンネル時間においてロード信号ＬＤが発生し
、新たな割当てがされる時に、キーオフメモリ４９′の
該当するチャンネルの記憶をクリアするようになってい
る。 このキーオフ記憶信号ＫＯＦＭは、インバータ１０２で
反転して、キーオフ信号ＫＯＦと共にアンド回路１０３
に供給するもので、このアンド回路１０３からはキーオ
フメモリ４９のあるチャンネルの記憶がｒＯＪであるこ
とを検知して、当該チャンネル時間に対応して離鍵操作
が行われたことをあられすキューキーオフ信号ＮＫＦを
発生させる。このニューキーオフ信号ＮＫＦは、離鍵当
初において、その鍵が割当てられたチャンネル時間にお
いて１度だけ発生される。 尚、キーオフ信号ＫＯＦの供給されるアンド回路９６は
、通常はゲートの開かれているものであるが、メモリ機
能を働かせた場合には、下鍵盤専用チャンネル時間にお
いてゲートを閉じるようにする。すなわち、メモリ機能
を作動させるためのスイッチ操作等が行われた時に、キ
ーコーダ８からメモリ信号ＭＭが発生されるもので、こ
の信号ＭＭはアンド回路１０４に下鍵盤専用チャンネル
信号ＹＬＫと共に供給する。そして、このアンド回路１
０４の出力信号はインバータ１０５で反転して、上記ア
ンド回路９６にゲート信号として供給するもので、メモ
リ機能を働かせた場合は、下ａｇ１専用チャンネル時間
（！３図Ｃ参照）にアンド回路９６のゲートが閉じられ
るようになり、キーオンメモリ４６のシフト循環回路の
形成状態を保持する。したがって、実際には下鍵盤で鍵
が離されても、キーオンメモリ４６のキーオン信号ＫＯ
はクリアされず、あたかも下鍵盤のその鍵が操作継続さ
れているように取り扱われる。すなわち、その鍵が離さ
れても、その鍵に関する音が発生されるような状態とな
るものであり、このようなメモリ機能は自動演奏効果を
得るために効果的であり、特にこの場合は下鍵盤専用チ
ャンネルを自動コード音のために使用するので、離鍵後
も自動コード音発生に作用させることのできるものであ
る。 アンド回路１０４からの出力信号は、さらにアンド回路
１０６にも供給されるもので、このアンド回路１０６か
らの出力信号はオア回路９７に供給し、アンド回路１０
６の出力信号「１」に対応してキーオンメモリ４６をク
リアする。アンド回路１０６には、キーオン−時メモリ
４８からの出力信号をインバータ９４で反転した信号、
およびアンド回路８４からの出力信号ＬＮＫが供給され
ている。インバータ９４の出力信号は、離鍵されている
チャンネル時間において「１」となりそのチャンネルが
下鍵盤専用チャンネルであれば、アンド回路１０４から
の出力信号も「１」となっている、そして、この時アン
ド回路８４から下鍵盤ニューキーオン信号ＬＮＫが発生
されるとアンド回路１０６から出力信号「１」が発生す
るようになり、このアンド回路１０６からのｒｌＪの信
号によってアンド回路８１のゲートを閉じ、キーオンメ
モリ４６の該当するチャンネルの記憶をクリアするもの
である。したがって、メモリ機能によって離鍵後も保持
されていた当該チャンネルのキーオン信号ＫＯは、下鍵
盤で新たな鍵操作の発生した時にクリアされるようにな
る。 比較回路１８からの比較信号ＥＱの供給されるアンド回
路４４には、キーコード検出信号ＫＯＮと共にキーオフ
メモリ４９からの出力信号ＫＯＦＭを供給し、鍵が一旦
離鍵された後、直ちに同じ鍵が操作された時にキーオン
アゲイン信号ＫＡＧを発生させ、その鍵がそれまで割当
てられていたとは別のチャンネルに新しい割当てを行な
わせる。 このアンド回路４４からのキーオンアゲイン信号ＫＡＧ
は、オア回路１１０およびアンド回路１１１を介して１
ビツトのシフト遅延回路１１２に供給されるもので、こ
の遅延回路１１２の出力はオア回路１１０に帰還し、ア
ンド回路１１１に対するゲート信号Ｙ４８の「１」の間
ホールドさせる。 そして、この記憶ホールドされる遅延回路１１２からの
出力信号は、オア回路５７に供給され、ニューキーオン
信号ＮＫＯの発生のために使用される。 キーオンメモリ４６の最終ステージの出力部からは、時
分割的に各チャンネルのキーオン信号ＫＯが取り出され
るもので、この出力キーオン信号ＫＯは、アンド回路１
１３，１１４に並列的に供給する。そして、このアンド
回路１１３，１１４のそれぞれから、第１および第２の
キーオン信号ＫＯＩ、ＫＯ２を発生させるようにする。 すなわち、アンド回路１１３には、ライン１１５を介し
てアタック系キーオン信号発生回路２０からの信号をゲ
ート信号として供給するもので、このライン１１５の信
号は上＃Ｉ盤若しくは下鍵盤、さらにペダル鍵盤を用い
て通常の演奏操作を行なっている場合に、常に「１」と
なる、したがって、アンド回路１１３には常にゲート信
号が与えられる状態となり、押鍵から離鍵まで継続する
すわゆるサスティン状の第１のキーオン信号ＫＯＩが出
力されるようになる。 ここで、アタック系キーオン信号発生回路２０において
、ライン１１５に信号を発生するナンド回路１１６には
、自動ベース・コード選択信号ＡＢＣが加わるようにな
っている。このため、自動ベース・コード演奏が選択さ
れていない通常の演奏時においては、信号ＡＢＣは「０
」であり、ライン１１５の信号は常に「１」に設定され
ている。 そして、上記のようなサスティン系のキーオン信号ＫＯ
Ｉが得られるようになる。 これに対して、自動ベース・コード演奏が選択されてい
る場合には、ペダル鍵盤前の第１のキーオン信号ＫＯＩ
を、押鍵当初から一定短時間だけ「１」となる微分波形
状の信号とする必要がある。 このため、ナンド回路１１６に対して、まずペダル鍵盤
専用チャンネル信号ＹＰＫと共に、キーコーダ８からの
自動ベース・コード選択信号ＡＢＣを供給し、ナンド回
路１１６の出力が「０」となるための条件を形成する。 このナンド回路１１６には、さらに３ビツトのハーフア
ダからなる加算器１１７と、１６ステージの３ビツト分
のシフトレジスタ１１８とによって構成したカウンタか
らの３ビツトのバイナリ計数値情報を供給する。このカ
ウンタは、１６ステージのシフトレジスタ１１８で１６
チヤンネル時間遅延したデータを加算器１１７に帰還し
て積算演算を行うようにしたもので、各チャンネルに対
応して時分割的に計数動作を行なう、加算器１１７に対
しては、アンド回路１１９を介してカウントパルスＴを
加えるもので、このカウントパルスＴは第４図に示した
タイミング信号発生回路１５で発生される。 第４図において、アンド回路５４から出力された１サイ
クル終了信号Ｙ４８は、分周カウンタ１２０に加えられ
るもので、このカウンタ１２０の５ビツトの出力がｒｌ
　１１１１Ｊ　となった時にアンド回路１２１から信号
Ｙ４８と同様の４８μ秒幅の信号が取り出されるように
なる。そして、このアンド回路１２１からの出力信号は
、アンド回路１２２、オア回路１２３を介して、信号Ｙ
４８を１／３２分周したカウントパルスＴとして取り出
されるものである。このカウントパルスＴは、約１５０
０μ秒（４８＊３２）の周期を有する。 尚、オア回路１２３に加わるテスト信号’Ｉ’　Ｅ　Ｓ
　Ｔは１回路の動作をチエツクする時にのみ発生される
もので本来の回路動作には無関係であって、その信号を
インバータで反転した信号でアンド回路１２２のゲート
を制御し、非テスト時に上記カウントパルスＴが発生さ
れるようにしてなる。 第６図のアンド回路１１９においては、前記カウントパ
ルスＴが第２処理期間同期信号ＹＨ２によって、第２処
理期間の１６μ秒の間でだけ選択される。したがって、
カウントパルスＴが１回発生すると、各チャンネル時間
においてそれぞれ１度だけカウントパルスが供給される
。加算器１１７とシフトレジスタ１１８との間に設けら
れたアンド回路＃１２４は、キーオンメモリ４６からの
キーオン信号ＫＯによってゲートが開かれる。したがっ
て、そのチャンネルにおいて鍵の操作がされていない場
合には、シフトレジスタ１１８の該当チャンネルの内容
はクリアされており、鍵が操作された時からカウントパ
ルスの計数が実行されるようになる。 すなわち、あるチャンネルに割当てられた鍵の押圧開始
時から、カウンタがカウントパルスＴを計数開始し、当
該チャンネルにその計数積算値が記憶されるようになる
もので、その計数開始から７個のカウントパルスＴが供
給された時、当該チャンネル時間におけるシフトレジス
タ１１８からの３ビツトの出力信号は、　　ｒｌｌｌｊ
となる。したがって、この時に前述したように信号ＹＰ
Ｋ、およびＡＢＣが「１」なるペダル鍵盤専用チャンネ
ル時間であれば、ナンド回路１１６に供給される信号は
全て「１」となり、その出力は「０」となってアンド回
路１１３のゲートを閉じる。同時に、アンド回路１２５
のゲートも閉じられ、カウントパルスＴの供給されるア
ンド回路１１９のゲートを閉じ、そのチャンネルの以後
の計数歩進を停止するようになる。 すなわち、ペダル＃！盤専用チャンネルであり、且つ自
動ベース・コード選択状態にある時は、その鍵の操作開
始と共に立ちとるキーオン信号ＫＯは、アンド回路１１
３によりその立つ上り時からカウントパルスＴを７個計
数するまでの間第１のキーオン信号ＫＯＩとして取り出
されるもので、キーオン信号ＫＯＩの発生時間は、約１
０ｍ秒（１，５ｍ秒＊７）である。したがって、自動ベ
ース・コード演奏を行う場合に、ペダルｓｌ！盤専用チ
ャンネルに割当てられた約１０ｍ秒の短い第１のキーオ
ン信号ＫＯＩが得られ、これは自動ベース音（ペダル鍵
盤前）の振幅エンベロープをアタック系とするために使
用される。 アンド回路１１４から出力される第２のキーオン信号Ｋ
Ｏ２は、上鍵盤および下１ｍ盤に対応する演奏音をアタ
ック系エンベロープにするもので。 アンド回路１１４にはアタック系キーオン信号発生回路
２０のナンド回路１２６からの出力信号をゲート信号と
して加える。このナンド回路１２６には、オア回路１２
７を介して上鍵盤専用チャンネル信号ＹＵＫおよび下＃
！盤盤用用チャンネル信号ＬＫを供給するものであり、
さらに前述したカウンタをｌＩＩ或する３ビツトのシフ
トレジスタ１１８からの出力ビツト情報をも供給する。 すなわち、信号ＹＵＫあるいはＹＬＫの存在する状態に
おいて、シフトレジスタ１１８からの３ビツトの情報が
ｒｌ　１１１となった時にナンド回路１２６の出力がｒ
ＯＪとなり、アンド回路１１４のゲートを閉じるもので
、上ｗｌＩ１１あるいは下鍵盤における鍵の操作に対応
したキーオン信号ＫＯは、その立ち上りから前述したと
同様に約１０ｍ秒の短い時間、第２のキーオン信号ＫＯ
２として取り出され、該当する演奏者のエンベロープを
アタック系に指定するようになるものである。 第７図はトランケート回路２１の具体的構成を示したも
ので、この回路２１には第６図に示した割当て制御部１
９のアンド回路１０３からの二ニーキーオフ信号ＮＫＦ
、およびキーオフメモリ４９からのキーオフ記憶信号Ｋ
ＯＦＭが供給される。 このトランケート回路２１は、最も古く！鍵されたチャ
ンネルを、上鍵盤専用チャンネルおよび下鍵盤専用チャ
ンネルそれぞれにおいて検知し、その検知チャンネル時
間に同期してトランケートチャンネル指定信号ＴＲを発
生するもので、４個のハーフアダーからなる４ビツトの
加算器１２９と。 １６ステージで４ビツトのシフトレジスタ１３０とを用
いたカウンタを備える。このカウンタは、各チャンネル
に割当てられた鍵の離鍵後において。 離鍵された他の鍵の離鍵回数を各チャンネル別に時分割
的に計数するものである。したがって、シフトレジスタ
１３０において最大値を保有しているチャンネルに割当
てられた鍵が最も古＜ＵＳされたものであるということ
ができる。 入力されるニューキーオフ信号ＮＫＦは、それぞれ上＠
盤および下鍵盤の第１処理期間用の専用チャンネル信号
ＹＵＫＩ、ＹＬＫＩの供給されるアンド回路１３１，１
３２に供給する。信号ＹＵＫ１およびＹＬＫＩは、それ
ぞれ第３図のｆに示す第１処理期間における、第３図の
ｂおよびＣに示す上鍵盤および下鍵盤の専用チャンネル
時間に同期して発生されるもので、ニューキーオフ信号
ＮＫＦが上ｔｌＡ盤のチャンネル時間で発生した時には
、アンド回路１３１から「１」の出力信号が得られ、こ
の信号はオア回路１３３を介して１ビツトの遅延回路１
３５に供給される。この遅延回路１３５からの出力信号
はアンド回路１３７を介してオア回路１３３に帰還され
、上記信号「１」をホールド記憶するようにする。同様
に、二ニーキーオフ信号ＮＫＦが、下鍵盤のチャンネル
時間で発生した場合は、アンド回路１３２から信号「１
」が発生し、オア回路１３４を介して遅延回路１３６に
供給すると共に、その出力信号をアンド回路１３８を介
してオア回路１３４に帰還し、その信号「ＩＪをホール
ド記憶させる。ここで、アンド回路１３７および１３８
には、信号Ｙ４８がゲート信号として供給されているの
で、第３図のｈに示す第３処理期間の最終チャンネル時
間においてそのゲートが閉じられ、上記「１」の情報の
ホールド記憶状態が解除される。 上記遅延回路１３５，１３６でホールド記憶される信号
「１」は、それぞれアンド回路１３９゜１４０に供給さ
れるもので、アンド回路１３９には第２処理期間用に、
ａａ専用チャンネル信号ＹＵＫ２が、またアンド回路１
４０には第２処理期間下鍵盤専用チャンネル信号ＹＬＫ
２がそれぞれゲート信号として供給される。したがって
、上鍵盤で離鍵された場合はアンド回路１３９から、ま
た下鍵盤で離鍵された場合にはアンド回路１４０から、
第２処理期間における対応ａｕｉの専用チャンネル時間
において信号「１」が出力されるようになる。 このアンド回路１３９および１４０からの出力信号は、
オア回路１４１を介して加算器１２９の最下位ビットに
計数信号として供給され、加算器１２９ではシフトレジ
スタ１３０に記憶されている当該チャンネルに関する前
回の計数値情報に対して「１」を加算する。この加算器
１２９における加算結果は、アンド回路＃１４２および
オア回路１４３あるいはアンド回路群１５７を介して。 シフトレジスタ１３０の該当チャンネルに記憶される。 ここで、アンド回路１４２には、キーオフ記憶信号ＫＯ
ＦＭをゲート信号として加え、そのチャンネルに押圧鍵
の割当てがされると信号ＫＯＦＭは［０」となり、シフ
トレジスタ１３０の該当チャンネルの記憶をクリアする
ようにしてなる。 シフトレジスタ１３０からの出力情報は、比較器１４４
に対して一方の比較情報Ａとして供給されたもので、こ
の比較器１４４の他方の比較情報Ｂには、最大値メモリ
１４５または１４６からの最大値記憶情報が供給される
。 最大値メモリ１４５，１４６は、それぞれ４ビツトの遅
延記憶ホールド回路によって構成されるもので、メモリ
１４５は上ｔＩＡ盤用に使用され、上Ｓ盤用用チャンネ
ル信号Ｙ　Ｕ　Ｋでゲートの開かれるアンド回路＃１４
７を介してその記憶情報が出力される。またメモリ１４
６は下＃Ｓ盤用に使用され、下鍵盤専用チャンネル信１
ＹＬＫでゲートの開かれるアンド回路群１４８を介して
取り出し、これらメモリ１４５，１４６からの出力情報
は、オア回路１ｆｌ！１４９を介して比較器１４４のＢ
入力として使用されるようになる。したがって、比較器
１４４は、上鍵盤と下Ｓ盤とによって時分割共用される
もので、シフトレジスタ１３０の出力情報が最大値メモ
リ１４５または１４６の記憶情報より大きい時（Ａ＞Ｂ
）、比較器１４４の出力ライン１５０に出力信号「１」
を発生する。この出力ライン１５０から得られた比較信
号は、信号ＹＵＫＩおよびＹＬＫＩによってそれぞれ第
１処理期間における上鍵盤、下鍵盤専用チャンネル時間
に応じてゲートの開かれるアンド回路１５１，１５２に
供給される。そして、アンド回路１５１からの出力信号
は、上ｔｓ盤用最大値メモリ１４５に書き替えゲート信
号として、またアンド回路１５２からの出力信号は、下
鍵盤用最大値メモリ１４６に書き替えゲート信号として
それぞれ供給し。 それぞれその時のシフトレジスタ１３０からの出力計数
値情報に書き替えるものである。 すなわち、ニューキーオフ信号ＮＫＦは、ある鍵の１ｍ
鍵時において、その鍵の割当てられたチャンネル時間に
同期して１度だけ発生されるものであり、加算器１２９
およびシフトレジスタ１３０からなるカウンタでは、こ
のニューキーオフ信号ＮＫＦの数を計数することによっ
て離鍵回数をチャンネル毎に計数するようになる。そし
て、そのチャンネル毎の計数値は上鍵盤および下鍵盤単
位に比較器１４４で比較され、第１処理期間の間に最大
計数値が最大値メモリ１４５あるいは１４６に鍵盤単位
で記憶され、この記憶は第２および第３処理期間の間ホ
ールドされる。そして、第３処理期間の最終チャンネル
時間になると、１サイクル終了信号Ｙ４８が発生し、こ
の信号Ｙ４８はノア回路１５５，１５６に供給してその
出力を「０」とし、アンド回路群１５３，１５４のゲー
トを閉じて、メモリ１４５，１４６の記憶をクリアする
。 すなわち、第１処理期間において、上鍵盤および下ｔｓ
盤の各専用チャンネルにおいて計数された最大離鍵回数
が最大値メモリ１４５，１４６に記憶ホールドされるよ
うになるものであり、その記憶値は第２処理期間以降で
比較器１４４において比較されて、その人力Ａ及びＢが
一致するチャンネル時間にトランケートチャンネル指定
信号ＴＲが発生されるようになるものである。 尚、ＴＩｔ源投入時において発生されるイニシャルクリ
ア信号ＩＣは、ノア回路１５５，１５６に供給し、最大
値メモリ１４５，１４６を一旦クリアさせる。また、こ
の信号ＩＣは第６図のオア回路９９に供給し、キーオフ
メモリ４９の全ステージに「１」を書き込むもので、こ
れによって電源投入当初は全チャンネルのキーオフ記憶
信号ＫＯＦＭが「１」とされる。さらに、イニシャルク
リア信号ＩＣは、第７図のオア回路１４３を介してシフ
トレジスタ１３０の最下位ビットに供給され、このシフ
トレジスタ１３０の全チャンネルの計数値をｒｏｏｏＩ
Ｊ　とする。これは、操作されている鍵は存在するが、
離鍵されたことがまだ１度もないと云う場合に、現在押
鍵中の鍵が割当てられているチャンネルに、トランケー
トチャンネル指定信号ＴＲが発生されることを防ぐため
のものである。すなわち、電源投入当初において、末だ
割当てられていないチャンネルに対して、必ずトランケ
ートチャンネル指定信号ＴＲが発生するようになってい
る。 第７図には、さらに自動コード音キーオン信号発生回路
２２が示されているもので、自動ベース・コード演奏を
選択している時にキーコーダ８から得られるコード音発
生タイミング信号ＣＧは、シフト遅延回路１５８を介し
て、同じく遅延回路１５９、インバータ１６０、アンド
回路１６１からなるディジタル的微分回路に供給し、遅
延回路１５８の出力信号の立ち上りに対応した４８μ秒
幅の整形パルス信号をアンド回路１６１から取り出すよ
うにする。このアンド回路１６１からの出力パルス信号
は、１／４分周用の２ビツトバイナリカウンタ１６２に
リセット信号として供給するもので、このカウンタ１６
２の２ビツトの出力の一方が「０」、すなわち２ビツト
の出力が「００」ｒｏＩＪ　　ｒｌＯＪとなる時に、こ
れをナンド回路１６３で検知して、アンド回路１６４，
１６５にゲート信号を与える。アンド回路１６４には、
第４図のオア回路１２３を介してカウントパルスＴおよ
び１サイクル終了信号Ｙ４８が加えられており、信号Ｙ
４８のタイミングでアンド回路１６４から信号「１」が
カウンタ１６２に計数入力として供給されるようになっ
ている。すなわち、コード音発音タイミング信号ＣＧに
対応してカウンタ１６２がリセットされてから、カウン
トパルスＴが３個発生された時に、カウンタ１６２の２
ビツトの計数値情報は「１１」となり、ナンド回路１６
３の出力が「０」とされ、カウンタ１６２においてカウ
ントパルスＴの計数は、それ以上されない。 ナンド回路１６３の出力は、上記したように信号ＣＧが
発生してから、カウントパルスＴの約３周期の時開「１
」となるもので、この信号はアンド回路１６５を介して
自動コード音用キーオン信号ＫＯ３として出力される。 カウントパルスＴの周期は約１５００μ秒であるから、
キーオン信号ＫＯ３の発生幅は約４．５諷秒である。こ
こで、アンド回路１６５には下鍵盤押鍵記憶信号ＬＫＭ
がゲート信号として供給されているもので、下鍵盤で何
からの鍵が操作されている場合、若しくはコード音に関
するキーコードＮ１〜Ｂ３が定期的にキーコーダ８から
供給されている場合に、信号ＬＫＭは「１」とされてい
るものである。 下鍵盤押鍵記憶信号ＬＫＭは、キーオンメモリ４６から
時分割的に出力されるキーオン信号ＫＯの中で、下鍵盤
専用チャンネルに対応するものを選択して記憶すること
により得られるものである。 すなわち、下鍵盤専用チャンネル信号ＹＬＫをアンド回
路１６７に供給すると共に、このアンド回路１６７にキ
ーオン信号ＫＯを供給し、アンド回路１６７から下鍵盤
のキーオン信））のみを選択出力させる。この下鍵盤キ
ーオン信号は、オア回路１６８を介して遅延回路１６９
に供給し、この遅延回路１６９の出力をアンド回路１７
０を介してオア回路１６８に帰還してホールド記憶させ
るようにする。このホールド回路を形成するアンド回路
１７０には、ノア回路１７１からゲート信号を供給する
もので、このノア回路１７１にはイニシャルクリア信号
ＩＣ１および最終チャンネル信号Ｃ１６を供給し、イニ
シャル時の他に、第１６チヤンネルのタイムスロットに
対応してノア回路１７１の出力を「０」にするものであ
る。すなわち、通常の動作時においては、第１６チヤン
ネル時間に対応して、遅延回路１６９によるホールド情
報がクリアされるものである。 遅延回路１６９の出力信号は、最終チャンネル信号Ｃ１
６によるゲート信号の与えられるアンド回路１７２に加
えられ、このアンド回路１７２からの出力信号はオア回
路１７３を介して遅延回路１７４に供給する。すなわち
、最終チャンネル信号Ｃ１６が発生する第１６チヤンネ
ル時間毎に、遅延回路１６９からホールド解除直前の情
報が、遅延回路１７４に供給されるようになるもので、
この遅延回路１７４からの出力信号は、アンド回路１７
５を介してオア回路１７３に帰還し、その情報を記憶ホ
ールドするようになる。そして、アンド回路１７５には
前記ノア回路１７１からゲート信号を与え、最終チャン
ネル信号Ｃ１６が発生するまで、ホールド状態を保持さ
せ、信号Ｃ１６と共にホールド解除させる。 したがって、下＃盤で何らかの鍵が押されていれば、す
なわち下鍵盤専用チャンネルに何らかの音が割当てられ
ていれば、遅延回路１７４からの出力信号は「１」に保
持され、この信号は下鍵盤押鍵記憶信号ＬＫＭとして使
用されるようになる。 自動アルペジョ回路２３は、キーコーダ８からの自動ア
ルペジョ選択信号ＡＲＰにもとづき動作するもので、キ
ーコード記憶回路１７の各チャンネルに記憶されている
キーコードＮｌ’〜Ｂ３’の中で１例えば下鍵盤で押鍵
されている複数の鍵にそれぞれ対応したキーコードを、
音高層に、アルペジョ音発音タイミングにしかって、順
次１つづつ選択する。選択されたキーコードは、自動ア
ルペジョ選択信号ＡＲＰが発生している間（４８μ秒）
に、自動アルペジョ音キーコードＡＮＩ〜ＡＢ２として
、キーコード記憶回路１７に送出し。 この回路１７のアルペジョ用専用チャンネル（第１４チ
ヤンネル）に記憶させる。このような動作が繰り返して
、また適宜オクターブ変換して行われ、所定オクターブ
音域において１音づつ順位をもったアルペジョ音を得る
ようにするものである。 以上のような発音割当て回路部１３による割当て動作の
結果、上鍵盤、下鍵盤、ペダル鍵盤それぞれの操作鍵情
報は、第３図のｂ−ｄに示したように対応チャンネルの
いずれかに割当てられ、さらに自動アルペジ：ｉ音は同
図ｅのように第１４チヤンネルに割当てられる。そして
、キーコード記憶回路１７の各チャンネルに割当てられ
た音のキーコードＮｌ’　〜Ｂ３’　は、それぞれ第３
図のａに対応してｂ”ｅに示したチャンネル時間に同期
して、時分割的に出力されるようになるもので、この時
分割情報はデータ多重回路１４に供給される。このデー
タ多重回路１４には、さらに割当て制御部１９からＷｉ
ｌおよび第２のキーオン信号に０１、ＫＯ２を、その対
応チャンネル別に時分割的に供給し、上記キーコードと
共に多重化する。 このデータ多重回路１４は、第５図に示されているもの
で、多重化制御信号ＢＯが供給される。 この信号ＢＯは、第３図のｎに示すように、１μ秒のパ
ルス幅で３μ秒周期のパルス信号である。 この多重化制御信号ＢＯは、第３図からも明かなように
、第１処理期間Ｈ１において、「３」「６」ｒ９Ｊ　　
ｒ１２Ｊ　　ｒ１５Ｊの各チャンネル時間に同期し、第
２処理期間Ｈ２ではｒ２Ｊ　　ｒ５Ｊ　　ｒｇＪｒｌ　
ＩＪ　　ｒｌｌの各チャンネル時間に同期し、さらに第
３処理期間Ｈ３では「１」　「４」　「７」ｒｌＯＪ　
　ｒ１３Ｊ　　ｒ１６Ｊの各チャンネル時間に同期して
、それぞれ発生する。そして、この信号ＢＯは第４図に
示したタイミング信号発生回路１５のオア回路１９９か
ら取り出されるもので、このオア回路１９９にはデコー
ダ３０からの信号Ｈ１〜Ｈ３をそれぞれゲート信号とし
て供給する。 アンド回路１９３，１９５，１９７からの出力信号を入
力する。そして、このアンド回路１９３゜１９５．１９
７それぞれに、シフトレジスタ２６からの上記第１〜Ｗ
ｉ３処理期間に対応するチャンネルの信号の入力される
アンド回路１９４，１９６．１９８からの出力信号を供
給し、第３図ｎに示した多重化制御信号ＢＯを得るもの
である。 そして、このデータ多重回路１４に対しては。 多重化すべき情報となるキーコードＮｌ’〜Ｂ３′、キ
ーオン信号に○１．　　ＫＯ２、さらにエンベロープコ
ントロール信号ＥＣ，ダンパｔｌＤＵ、自動ベース・コ
ード選択信号Ａ　Ｂ　Ｃ，スローロック選択信号ＳＲ１
自動コード音用キーオン信号ＫＯ３等を供給すると共に
、多重化を制御するためのタイミング信号発生回路１５
からの制御用タイミング信号Ｙ３０．Ｙ３１．Ｙ３４．
Ｙ３６を供給してなる。 データ多重回路１４においては、１つのチャンネル間に
関するキー情報類を、３回に分けて送出する。したがっ
て、１回のデータ退出時間を１ビツトタイム（１μ秒）
とすると、１チャンネル分のキー情報類およびこれに関
連する制御情報類を送出するために３ビツトタイム（３
μ秒）を必要とするものであり、このため、多重化制御
信号ＢＯの発生周期を３ビツトタイムとしたものである
。 データ多重回路１４においては、多重化ＩＩｍ信号ＢＯ
は３ビツトタイム内で１ビツトタイムづつ順次ずらされ
て３通りに使い分けられるようになっている。すなわち
、この信号ＢＯは２１［の１ビット選択回ｊ％２０１，
２０６によって順次遅延し、順次１ビツトタイムづつ位
相の異なる信号Ｂ○。 ＢＯＩ、ＢＯ２とするもので、この信号ＢＯ〜Ｂ０２に
よって、１チャンネル分のキー情報その他の情報を分割
して順次選択させるものである。第８図は上記３つの信
号ＢＯ，Ｂ○１．　　ＢＯ２の発生タイミングを拡大し
て示している。 すなわち、遅延されていない多重化制御信号ＢＯは、ア
ンド回路２００にゲート信号として供給されるもので、
このアンド回路２００には第２のキーオン信号ＫＯ２を
供給して、この信号ＫＯ２を選択するために使用する。 また、１ビツトタイム遅れた信号ＢＯＩは、アンド回路
２０２〜２０５にゲート信号として供給し、キー情報の
中のオクターブコードＢ１°〜Ｂ３’および第１のキー
オン信号ＫＯＩを選択するために使用し、２ビツトタイ
ム遅れた信号ＢＯ３はアンド回路２０７〜２１０に供給
して、ノートコードＮｌ’〜Ｎ４’を選択するために使
用する。すなわち、キーコード記憶回路１７から得られ
るキーコードＮｌ’　〜Ｂ３’、およびこれに関連する
キーオン信号ＫＯ１、ＫＯ２等の情報は、割当てチャン
ネル時間に対応して同時に多重回路１４に供給されるも
のであるのに対して、この多重回路１４では、これら情
報信号を信号Ｂ○〜ＢＯ２にそれぞれ対応して時分割化
している。このため、信号ＢＯに同期する信号ＫＯ２は
そのままアンド回路２００に供給するが、１ビツトタイ
ム遅れる信号ＢＯＩで取り出されるノートコードＢｌ’
　〜Ｂ３’　およびキーオン信号ＫＯＩは、それぞれ１
ビツト遅延回路２１５〜２１７を介してアンド回路２０
２〜２０５に供給し、さらに２ビツトタイム遅れる信号
Ｂ○２で取り出されるノートコードＮｌ’　〜Ｎ４’　
は、それぞれ１ビツトの遅延回路２１９〜２２２および
２２３〜２２６を直列に介して、アンド回路２０７〜２
１０にそれぞれ供給する。 その結果、多重化制御信号ＢＯが発生したあるチャンネ
ル時間において、キーコード記憶回路１７から出力され
るキーコードＮｌ’〜Ｎ４’、Ｂ１’−Ｂ３’およびア
ンド回路１１３，１１４Ｇ第６図）から出力されるキー
オン信号ＫＯＩ、　　ＫＯ２が、３ビツトタイムの間に
１ビツトタイムづつ位相を異ならせて３つのタイミング
に分けて順次選択されるもので、このように時分割的に
得られるキー情報類はオア回路２１１〜２１４でまとめ
て、４ビツトの信号ＫＣＩ〜ＫＣ４とするもので、この
情ＩＩＫｃＬ〜ＫＣ４がチャンネルプロセッサ９の出力
として取り出されるようになる。 第８図のｄは、上記チャンネルプロセッサ９からの４ビ
ツトの出力信号ＫＣＩ〜ＫＣ４の状態を示すもので、こ
のように出力されるキー情報類Ｎ１′〜Ｎ４’、Ｂｌ’
〜Ｂ３’、ＫＯＩ、ＫＯ２のチャンネルは、同図のｅに
示すようになり、例えば第３チヤンネルに係る時間帯に
対応して示した信号ＫＣ１〜ＫＣ４の状態が典型例とな
る。この例によれば、すでに説明してきたことから明か
なように、信号ＢＯに対応する最初の送出タイミングで
第２のキーオン信号ＫＯ２が、信号ＢＯＩに対応する次
の送出タイミングでオクターブコードＢ１′〜Ｂ３’　
と第１のキーオン信号ＫＯＩが、１８号ＢＯ２に対応す
る３つの目の送出タイミングでノートコードＮｌ’〜Ｎ
４’　が、それぞれ時分割多重化される。 発音割当て回路１３からは、例えば第３チャンネル時間
に対応して、このチャンネルのキー情報類が出力され、
このキー情報が第３チャンネル時間を含んで３つのビッ
トタイムによって第８図のｄに示すように４ビツトの信
号ＫＣＩ〜ＫＣ４に時分割多重化される。したがって、
発音割当て回路１３から、第４チヤンネル、第５チヤン
ネルに対応するキー情報が出力される時、信号ＢＯＩ。 ＢＯ２によって第３チヤンネルの情報が時分割送出され
ているものであり、したがってこの時の第４、第５チヤ
ンネルのキー情報類はデータ多重回路１４において使用
されない。そして、上記第３チヤンネルのキー情報類が
信号ＫＣ１〜ＫＣ４として時分割出力された後に、発音
割当て回路１３から供給される第６チヤンネルのキー情
報類を。 第３チヤンネルのキー情報類につづいて信号ＫＣ１〜Ｋ
Ｃ４は時分割多重化するものである。そして、上記のよ
うにして使用されなかったチャンネルの発音割当て回路
１３からのキー情報類は、該当するチャンネル時間にお
いて、多重化制御信号ＢＯが発生した時に選択し、デー
タ多重回路】４で多重化してチャンネルプロセッサ出力
として取り出すようにする。例えば、上記説明でデータ
多重回路１４で使用されなかった第４および第５チヤン
ネルは、第３図のｎからも明かなように第３処理期間の
第４チャンネル時間、第２処理期間の第５チャンネル時
間にそれぞれ多重化制御信号ＢＯと同期し、この時にデ
ータ多重回路１４で信号ＫＣＩ〜ＫＣ４に時分割多重化
される。 第３図の０は、多重化制御信号ＢＯにもとづいて、デー
タ多重回路１４において実行される各チャンネルのキー
情報類の時分割処理時間帯を示すもので、その数字は処
理チャンネルを示しているもので、第８図のｅはこれを
一部拡大して示しているものであ。 第３図のｎから明かなように、第１処理期間から第３処
理期間に至る１処理サイクルにおいて、多重化制御信号
ＢＯは、全てのチャンネル時間に関してそれぞれ１回づ
つ発生される。したがって。 １処理サイクル（４８μ秒）の間には、全てのチャンネ
ルに係る時分割多重処理がデータ多重回路１４において
行なわれる。 ここで、上記信号ＫＣＩ〜ＫＣ４として送出されるキー
情報について検討してみると、第２のキーオン信号ＫＯ
２が信号ＫＣ４として送出されるタイミングにおいては
、信号ＫＣＩ〜ＫＣ３が使用されず、またペダル鍵盤に
対応するキー情報にあっては、オクターブコードはＢｌ
’、Ｂ２’の２ビツトであって、３ビツト目のＢ３’　
は発生されない。また、アタック性の第２のキーオン信
号ＫＯ２は、第６図に示したナンド回路１２６からも明
かなように、ペダル鍵盤のキー情報類としては使用され
ない、したがって、ペダル鍵盤の専用チャンネルである
第１チヤンネルに割当てられたキー情報類を送出する場
合に、信号ＢＯに同期する最初の送出タイミングには、
出力信号ＫＣＩ〜ＫＣ４が全て使用されず、次のＢＯＩ
に同期する退出タイミングでは、出力情報ビットＫＣ３
が使用されない。 また、アルペジョ音とにおいてもオクターブコードの３
ビツト目Ｂ３’　は発生されず、第１および第２のキー
オン信号ＫＯＩ、ＫＯ２が使用されない。したがって、
アルペジョ音の専用チャンネルである第１４チヤンネル
に割当てられたキー情報類を、ＫＣＩ〜ＫＣ４で時分割
多重化して取り出す場合、最初の信号ＢＯのタイミング
ではＫＣ１〜ＫＣ４の全てが使用されず、次の信号ＢＯ
Ｉのタイミングでは、ＫＣ３およびＫＣ４が使用されな
い。 このような各チャンネルのキー情報類の時分割多重退出
のために使用されないタイミングを利用して、エンベロ
ープコントロール信号ＥＣ、ダンパ信号ＤＵ等のその他
の制御情報類の時分割多重送出を行う。 すなわち、第５図に示したデータ多重回路１４のアンド
回路２２７，２２８に対してタイミングパルスＹ３０を
ゲート信号として供給し、自動コード音用キーオン信号
ＫＯ３、および自動ベース・コード選択信号ＡＢＣをゲ
ート出力させ、オア回路２１４，２１３からそれぞれ信
号ＫＣ４，ＫＣ３として出力させるようにする。タイミ
ングパルスＹ３０は、第４図のアンド回路２２９から、
第１処理期間の第１チャンネル時間から数えて３０ビツ
トタイム目、すなわち第２処理期間の第１４チヤンネル
時間において、第３図のｐに示すように発生させるパル
スである。したがって、このタイミングパルスＹ３０の
発生する時は、データ多重回路１４において自動アルペ
ジョ専用の第１４チヤンネルのキー情報類の、時分割多
重のための最初のタイミングとなっている。この場合、
前述したように第２のキーオン信号ＫＯ２は、自動アル
ペジョのために使用されないものであるため、信号ＫＯ
２を出力するアンド回路２００に対してタイミング信号
Ｙ３０の供給されるインバータ２３０からの出力信号を
ゲート信号として与え、タイミングパルスＹ３０のタイ
ミングで、第２のキーオン信号ＫＯ２を禁止し、これに
代わりアンド回路２２７から自動コード音用のキーオン
信号に０３を、信号ＫＣ４を出力するオア回路２１４に
供給するものである。したがって、第８図のｄに示すよ
うに、第１４チヤンネルのための時分割処理時間帯の最
初のタイミング（パルスＹ３０の発生タイミング）にお
いて、ＫＯ３として信号ＡＢＣを出力し、ＫＯ４として
キーオン信号ＫＯ３を出力するようになるものである。 タイミングパルスＹ３１は、第４図のアンド回路２３１
から、第３図のｐに示すように上記タイミングパルスＹ
３０の次のチャンネル時間、すなわち第２処理期間の第
１５チヤンネルで発生するもので、第５図のアンド回路
２３２にゲート信号として供給し、そのタイミングでス
ローロック選択信号ＳＲを取り出し、オア回路２１４に
供給する。すなわち、アルペジョ専用チャンネルの２番
目のタイミングでＫＯ４として信号ＳＲを取り出すもの
で、この時信号Ｙ３１の供給されるインバータ２３３で
アンド回路２０５のゲートを閉じ、通常発生される第１
のキーオン信号に０１の出力を禁止する。また、この自
動アルペジョの場合、オクターブコードはＢ１″、Ｂ１
１の２ビツトであるため、ＫＯ３に相当する信号は存在
せず、したがってアルペジョ専用チャンネル（第１４チ
ヤンネル）の時分割多重化情報は第８図のｄに示すよう
になるものである。 タイ友ングパルスＹ３３は、第４図に示したアンド回路
２３４から、第３処理期間Ｈ３のｆＪ１チャンネル時間
において発生される（１３図ｐ参照）。この時、多重化
制御信号ＢＯも発生し、第１チヤンネルすなわちペダル
鍵盤専用チャンネルの情報を送出するための最初のタイ
ミングとなる。しかし、ペダル鍵盤前に関しては、ｔｆ
ｆ２のキーオン信号ＫＯ２を使用しないものとしている
ので、このタイミングパルスＹ３３のタイミングにおい
て。 第２のキーオン信号ＫＯ２を送出する必要がなく、ペダ
ル鍵盤専用チャンネルの対応する時分割処理時間帯の最
初のタイミングは空きの状態となるもので、したがって
このタイミングは基準データ送出のために利用されるよ
うにする。 すなわち、タイミングパルスＹ３３をオア回路２１１〜
２１４に加え、このタイミングの信号ＫＣ１〜ＫＣ４を
第８図のｄに示すように「１１１１」の基準データとす
る。この基準データｒｌ１１１」は、データ多重回路１
４において時分割多重化された各種情報類の、基準タイ
ミング情報として以後使用されるようにする。 タイミングパルスＹ３４は、タイミングパルスＹ３３の
１ビツトタイム後に発生されるもので（第３図ｐ参照）
、第４図のアンド回路２３５から得られる。このタイミ
ングパルスＹ３４は、第５図に示したアンド回路２３６
にゲート信号として供給し、ダンパ信号ＤＵを取り出す
もので、このダンパ信号ＤＵはオア回路２１３に加えら
れ、またタイミングパルスＹ３４はインバータ２３７で
反転して、アンド回路２０３のゲートを閉じるように作
用する。したがって、ペダル鍵盤専用チャンネルの２番
目のタイミングで、信号ＫＣ３としてオクターブコード
Ｂ３に代わり、ダンパ信号ＤＵが送出されるようになる
。すなわち、このチャンネル（第１チャンネル）の２ｉ
１！目のタイミングにおいては、第８図のｄからも明か
なように、出力信号ＫＣＩ〜ＫＣ４として情報Ｂｌ、　
　Ｂ２．　　ＤＵ、ＫＯＩが得られるようになる。 タイミングパルスＹ３６は第３図のｐに示すように第４
図のアンド回路２３８から、第３処理期間Ｈ３の１！１
チャンネル時間において発生され、第５図のアンド回路
２３９にゲート信号として供給し、エンベロープコント
ロール信号ＥＣを取り出す。このアンド回路２３９から
取り出される信号ＥＣは、オア回路２１３に供給される
もので。 このタイミング信号Ｙ３６は、第３図からも明かなよう
に多重化制御信号ＢＯと同期して発生し、第４チヤンネ
ルに割当てられた情報の最初の退出タイミングとなって
いる。したがって、Ｉ！８図のｄに示すように、第４チ
ヤンネルに関する時分割処理時間帯の最初のタイミング
においては、　　ＫＯ３、ＫＯ４として信号ＥＣおよび
ＫＯ２が送出される。 ＩＩＩ情報類ＡＢＣ，ＳＲ，ＤＵ、ＥＣ，ＫＯ３、さら
に基準データｒｌ　１１１Ｊは、上記したように第１４
チヤンネル（アルペジョ専用チャンネル）、第１チヤン
ネル（ペダル鍵盤専用チャンネル）、および第４チヤン
ネルの時分割処理時間帯でのみ行われる。以後順次実行
される第７、第１０、第１３、第１６チヤンネルの時分
割処理帯、およびさらに繰り返し順次実行される第３、
第６，１３９゜第１２、第１５、第２．第５．第８．第
１１チヤンネルの時分割処理帯においては、第８図の第
３チヤンネルの時間帯で代表して示すように、キー情報
類ＫＯ２，Ｂｌ’〜Ｂ３’、ＫＯＩ、Ｎｌ’〜Ｎ４’　
が時分割的に送出される。このようにして、第３図の０
に示す順序で各チャンネルに割当てられたキー情報類の
時分割送出、および制御情報類の時分割送出が繰り返し
実行されるもので、その繰り返し周期はｌ処理サイクル
に相当する４８μ秒である。 データ多重回路１４から取り出される４ビツトの信号Ｋ
Ｃ１〜ＫＣ４のタイロスロットは、合計４８であり、基
準データｒｌ　１１Ｊが発生するタイロスロットを「１
」として、各タイム不ロットｒｌＪ　〜ｒ４８Ｊ　！：
おけ４ＫＣ１−ＫＣ４の状ｆｉｌは、ｆｆ１９図に示す
状態となる。これまでの説明で、一応全タイロスロット
の状態は予測できるが、第９図では一応全部を列挙して
示した。この第９図においてｒＴＪＪは上鍵盤、　ｒＬ
Ｊは下鍵盤、　「Ｐ」はペダル鍵盤、　ｒＡＲＰＪは自
動アルペジョのそれぞれ割当てられるチャンネルである
ことを示す。 尚、特にこれまで説明してないが、回路動作のテストを
行う場合に、エンベロープコントロール信号ＥＣを送出
すると同じタイミングで（第９図のタイムスロット４に
おいて）、データＫＣ２のラインにテスト信号ＴＥＳＴ
を送出するもので、このテスト信号ＴＥＳＴは、電子楽
器の通常動作時には発生されず、回路動作テストを行う
場合にのみ発生される。 以上説明したように、チャンネルプロセッサ９から時分
割多重化した信号ＫＣＩ〜ＫＣ４の４ビツトによる時分
割多重化した演奏情報が得られるものであるが、この信
号ＫＣＩ〜ＫＣ４は、メモリ回路１０によって経時的に
記憶されるものである。第１０図はこのメモリ回路１０
を詳細に示したもので、伝送等の便宜上４ビツトの信号
ＫＣＩ〜ＫＣ４に変換された情報は、各割当てチャンネ
ル単位に１２ビツトの並列信号に変換する。すなわち、
チャンネルプロセッサ９からの４ビツトの信号ＫＣＩ〜
ＫＣ４は、それぞれクロックパルスφ１による１ビツト
のシフト遅延回路３０１ａ〜３０１ｄで検知し、さらに
同様の遅延回路３０２ａ〜３０２ｄ、　　および３０３
　ａ　〜３０３　ｄでそれぞれ順次１ビット分（１μ秒
）づつ遅延させる。そして、上記遅延回路３０１ａ〜３
０１ｄ、３０２ａ〜３０２ｄ、３０３ａ〜３０３ｄから
のそれぞれの出力信号をシフト遅延回路３０４ａ〜３０
４１でクロックφＢによって同時に読み取り、１２ビツ
トの情報が検知されるようにする。 ここで、遅延回路３０１ａ〜３０１ｄの出力情報が「１
１１１」の基準タイミング信号となった時にこれをアン
ド回路３０５で検知し、その基準タイミングの同期信号
ＳＹはオア回路３０６を介して２段直列にしたシフト遅
延回路３０７ａ、３０７ｂの入力側に書き込み情報「１
」として供給する。すなわち、クロックパルスφ１の１
μ秒づつ時間を異ならせて、信号ＳＹの発生時からφＣ
２φ＾、φＢの信号が発生するもので、φ＾、φ８が共
に「０」となった時にこれをノア回路３０８で検知して
信号「１」をオア回路３０６に帰還し、信号φＣを「１
」にさせるようにする。すなわち、クロックφＣ９φ自
、φ８が１μ秒間隔で順次繰り返し発生させられ、その
クロックパルスφＢで前記遅延回路３０４ａ〜３０４１
が書き込み駆動されるものである。 したがって、例えばチャンネルプロセッサ９から、第９
図に示した第１チヤンネルの情報が入力されたとすると
、まずその最初のタイミングの「１１１１」が入力され
、その信号が遅延回路３０１ａ〜３０１ｄから出力され
た時にクロックφ。 が発生し、以後このチャンネルの２番目、３番目のタイ
ロスロフトの信号が遅延回路３０１ａ〜３０１ｄからあ
られれる毎にクロックφ＾およびφ８があられれる。す
なわち、クロックφＢが発生するタイミングでは、この
第１チヤンネルの最初、２番目、３番目の各タイムスロ
ットの４ピントの信号ＫＣＩ〜ＫＣ４は、それぞれ遅延
回路３０３ａ〜３０３ｄ、３０２ａ　〜３０２ｄ、３０
１ａ　〜３０１ｄの出力側にそれぞれあられれ、クロッ
クφ８で遅延回路３０４ａ〜３０４ｉを駆動することに
よって、第１チヤンネルの１２ビツトの情報は同時に並
列的に遅延回路３０４ａ〜３０４１に読み取られるよう
になる。 上記アンド回路３０５からの同期信号ＳＹは。 さらに直列状にしたクロックパルスφ１で駆動される１
ビツトのシフト遅延回路３０９ａ、３０９ｂの先頭部に
供給し、その各遅延回路３０９ａ、３０９ｂの出力信号
および同期信号ＳＹをオア回路３１０で検知する。すな
わち、このオア回路３１０からは、同期信号ＳＹの発生
と共に３ビツト時間（３μ秒）幅の同期信号ＳＹ′を発
生し、この信号ＳＹ’　は１６ステージのシフトレジス
タ３１１の先頭部に供給する。このシフトレジスタ３１
１は上記クロックφＢでシフト制御されるものであり、
且つその入力信号ＳＹ’は第９図に示した情ＩＩ群の第
１チヤンネルの情報がチャンネルプロセッサ９から発生
する時にこれに同期して発生されるものであり、したが
ってこのシフトレジスタ３１１の１番目乃至第１６番目
の各ステージは、チャンネルプロセッサ９からの入力情
報の各チャンネルにそれぞれ対応するようになる。すな
わち、シフトレジスタ３１１の１１ステージから信号「
１」が出力される時に、チャンネルプロセッサ９からペ
ダルｓｕｉ専用チャンネルの、情報が入力され、同じく
第２〜第８ステージから「１」の情報が得られる時、す
なわちオア回路３１２から「１」の出力信号が得られる
タイミングでは、上鍵盤専用チャンネルの情報が入力さ
れ、第９〜ＩＪ１５ステージすなわちオア回路３１３か
らｒｌＪの出力信号の得られる時に下鍵盤専用チャンネ
ルの情報が入力され、さらに第１６ステージが「１」の
時に内勤アルペジョ専用チャンネルの情報が入力される
ようになるものである。そして、シフトレジスタ３１１
の第１ステージからの出力信号、およびオア回路３１２
，３１３からの出力信号は、それぞれアンド回路３１４
〜３１６に供給するもので。 このアンド回路３１４〜３１６には、制御指令部１１の
スイッチ８２〜Ｓ４からの上鍵盤Ｕ、下鍵盤Ｌ、ペダル
鍵盤Ｐの各選択信号をゲート信号として供給する。 尚、指令ｌ１１１＃部１１においては、メモリ回路１０
から記憶情報を読み出し、楽音発生装置ｆ！１・２で演
奏音を得る時に、スイッチ８２〜Ｓ４で発音させない鍵
盤を選択してその対応スイッチを投入し。 信号「１」を発生するものであり１発音させる鍵盤に対
応する信号は「Ｏ」に設定するもので、したがって図に
おいてＵ、　　Ｌ、　　Ｐは発音選択の状態を示してい
る。 そして、アンド回路３１４〜３１６からの出力信号はオ
ア回路３１７で一括し、メモリ３１８の出力読み出し制
御信号を発するオア回路３１９に供給する。このオア回
路３１９には、さらにレコード（記憶）およびプレイ（
演奏）状態を指令する信号Ｒ／　Ｐを供給し、レコード
設定時に［１」の信号を与えるようにしてなる。 メモリ３１８は、前記１２ビツトの情報それぞれに対応
する遅延回路３０４ａ〜３０４１からの情報の供給され
る並列的に設定したメモリ単体３１８ａ〜３１　Ｂ、！
からなる。このメモリ単体は図に３１８ａおよび３１８
１で代表して示すようにそれぞれ同様の構成でなるもの
で、メモリ３１８への各対応ビット入力は、アンド回路
３２０およびオア回路３２１を介してアンド回路３２２
に供給する。アンド回路３２２からの出力情報は、オア
回路３２３を介して１６ステージのシフトレジスタ３２
４の先頭部に供給するもので、このシフトレジスタ３２
４はメモリ３１８に対する入力情報に同期してクロック
φＢによってシフト制御される。そして、このシフトレ
ジスタ３２４からの出力情報は、アンド回路３２５およ
びオア回路３２６を介して出力情報として出力すると共
に、アンド回路３２７を介してオア回路３２３に帰還し
、シフト循環して記憶保持されるようにしてなる。 また、メモリ３１８に対する入力ビツト情報は、アンド
回路３２８を介して直接出力側オア回路３２６に供給さ
れるようになっている。 メモリ３１８からの１２ビツトの各出力情報は、クロッ
クφ９．φＢ、φＣで各４個づつゲート制御されるアン
ド回路３２９ａ〜３２９Ｊを介してチャンネルプロセッ
サ９からの情報と同様に第９図に示したように４ビツト
の信号ＫＣＩ’　−ＫＣ４’に時分割多重化してクロッ
クパルスφ１で駆動されるシフト遅延回路３３０ａ〜３
３０ｄに供給し、楽音発生装置１２への出力情報とする
。同時に、この１２ビツトの情報は、演奏情報を記憶す
るキーデータ川メモリ３３１に書き込み情報として供給
するもので、このメモリ３３１からの読み出し情報は、
メモリ３１８の各メモリ単体３１８ａ〜３１８ノのアン
ド回路３３２を介してオア回路３２１に供給する。 メモリ３１８のメモリ単体３１８ｈは、これまでの説明
から明かなように、第１のキーオン信号ＫＯＩに対応す
るようになるもので、この信号ＫＯ１は上、下、ペダル
鍵盤において、キー情報の割当てられたチャンネルにお
いてかならず存在し、離鍵と共に消滅するものである。 そして、このメモリ単体３１８ｈに対応する入出力情Ｉ
ＩＡおよびＢは、比較回路３３３において比較するもの
で、チャンネルプロセッサ９からの入力情報と、メモリ
３１８に記憶されたそれ以前の情報とをチャンネル単位
に比較するようになり、上記Ｓａ部のいずれかの鍵が押
鍵されまたは離鍵された時に当該鍵の割当てられたチャ
ンネル時間においてｒＡ≠Ｂ」の判別がされるようにな
る。 すなわち、比較回路３３３では、　ｒＡ＃ＢＪで出力信
号ＥＱＩを発生させるもので、この信号百Ｑ１はアンド
回路３３４およびオア回路３３５を介してオア回路３３
６に供給し、オア回路３３６からの出力信号は、クロッ
クφＢで入力情報チャンネルに同期して駆動されるシフ
ト遅延回路３３７に読み込む。そして、この遅延回路３
３７からの出力信号ＥＮＩは、アンド回路３３８を介し
てオア回路３３６に帰還し、記憶ホールドされるように
すると共に、アンド回路３３９およびオア回路３４０を
介して同じくクロックφ８で駆動されるシフト遅延回路
３４１に供給し、この遅延回路３４１からの出力情１Ｉ
ＥＮ２はアンド回路３４２を介してオア回路３４０に帰
還し、ここでも記憶ホールドさせるようにする。 ここで、信号ＥＱＩの供給されるアンド回路３３４は、
レコード状態でゲート信号Ｒ／Ｐを与え、さらに遅延回
路３４１からの出力信号ＥＮ２の供給されるインバータ
３４３からの信号をゲート信号として与え、レコード状
態で且つ信号ＥＮ２の発生していない状態で、信号ＥＱ
Ｉを記憶ホールドする１次ホールド回路を構成する。ま
た、アンド回路３３９は自動アルペジョ選択信号ＡＲＰ
でゲート制御し、１６チヤンネル１サイクルの情報の最
終チャンネル（第１６チヤンネル）に対応して、上記１
次ホールド回路の出力信号ＥＮＩを検知して読み込む２
次ホールド回路を構成し、以後自動アルペジョ選択信号
ＡＲＰの存在しない状態でインバータ３４４によってア
ンド回路３４２にゲート信号を与え、次に自動アルペジ
ョ選択信号ＡＲＰが発生するまで、すなわち１６チヤン
ネルの１処理サイクルの情報の末尾がくるまで信号ＥＮ
２を記憶ホールドさせる。 上記インバータ３４３からの出力信号は、アンド回路３
４５にも与えられる。このアンド回路３４５には、レコ
ード状態で［１」となる信号Ｒ／百が供給されるインバ
ータ３４７の出方を供給すると共に、後述する比較回路
３４６からのイコール信号ＥＱ２を供給するもので、信
号ＥＮ２が存在せず、且つプレー（演奏）状態である時
に、イコール信号ＥＱ２の発生に伴い信号ｒ１」をアン
ド回路３４５から発生し、オア回路３３５に供給して次
に自動アルペジョ選択信号ＡＲＰが発生されるまで、遅
延回路３３７で１次記憶ホールドするようにしてなる。 メモリ３１８の各メモリ単体３１８Ｆ１〜３１８１にあ
っては、それぞれアンド回路３２２に対して」二足信号
ＥＮ２をゲート信号として供給し、シフトレジスタ３２
４に対して新しい情報を読み込むようにするものであり
、信号ＥＮ２の存在しない時には、インバータ３４８か
らの出力信号でアンド回路３２７のゲートを開き、シフ
トレジスタ３２４の記憶情報をシフト循環して記憶保持
するようにしてなる。また、上記アンド回路３２２に対
して情報を供給するアンド回路３２０および３２３にあ
っては、レコード（記憶古き込み）状態において信号Ｒ
／Ｐを「１」としてアンド回路３２０のゲートが開かれ
、プレイ（演奏）状態ではインバータ３４９でアンド回
路３３２にゲート信号を与えるようにする。そして、出
力側のアンド回路３２８は、レコード状態あるいはオア
回路３１７　ｂ”Ｊ　ノ１ｇ１選択Ｆａ定信号（Ｐ　＋
　Ｏ＋　Ｔ、）　ｆ）存在する時のオア回路３１９から
の出力信号でゲートが開かれ、オア回路３１９の出力信
＞ｔｒＯＪの時にはインバータ３５０からアンド回路３
２５のゲートを開き、シフトレジスタ３２４からの出力
情報を、メモリ３１８の出力信号として取り出すように
してなる。 前記信号ＥＮ２は、クロックφ８の供給されるアンド回
ｊ１３５１にゲート信号を与え、このアンド回路３５１
からの出力クロックφＢは第１のアドレスカウンタ３５
２を計数歩進する。ここで、信号ＥＮ２は、１６チヤン
ネルの１処理サイクルの最終チャンネルで発生される自
動アルペジョ選択信号ＡＲＰでアンド回路３３９のゲー
トが開かれてからクロックφθ分遅延して立ち上るもの
であり。 信号ＥＮ２は新しい１処理サイクルの先頭に同期するよ
うに立ち上り、次に自動アルペジョ選択信号ＡＲＰが発
生し、アンド回路３４２のゲートが閉じてからクロック
φθ分遅れるまでの１処理サイクルの間発生している。 したがって、プレー状態およびレコード状態の切換時に
発生する信号Ｒ２でリセットされたアドレスカウンタ３
５２は、１処理サイクルの聞クロックφ８で計数歩進さ
れ、１６チヤンネル１イベントの情報の各チャンネルを
順次指定するアドレス計数情報を発生するようになる。 ここで、このアドレスカウンタ３５２を、ｌイベントの
情報を構成する１６チヤンネルに対応して１６進に構成
することによって、信号ＥＮ２発生毎に、そのチャンネ
ルを順次指定するアドレス情報を一循発生するようにな
るものであり、このアドレス情報はキーデータ用メモリ
３３１にチャンネル指定アドレス情報として供給する。 上記第１のアドレスカウンタ３５２からの１６計数毎に
、すなわちｌイベントの情報のアドレス指定１循毎に発
生するキャリイ信号は、同じく信号Ｒ２でリセットされ
る第２のアドレスカウンタ３５３に計数歩進信号として
供給するもので、このアドレスカウンタ３５３の計数値
情報は、イベント情報（各１６チヤンネル）を指定する
アドレス情報となって、キーデータ用メモリ３３１に供
給される。このキーデータ用メモリ３３１は、前記信号
ＥＮ２の存在する時に駆動指令（ＥＮ）が供給されるも
ので、レコード状態の時に「１」となる信号Ｒ／Ｐによ
って書き込み状態（Ｗ）が、この信号Ｒ／Ｆの「０」と
なるプレー状態で読み出し状態（Ｒ）が設定される。 キーデータ用メモリ３３１に対して、タイマ用メモリ３
５４が設けられる。このタイマ用メモリ３５４に対して
は、上記第２のアドレスカウンタ３５３からのアドレス
情報を加算回路３５５を介して供給するもので、この加
算回路３５５はアンド回路３５６から「＋１」の指令が
与えられた時に、供給されたアンド情報に「＋１」して
タイマ用メモリ３５４のアドレス指定を行う。上記アン
ド回路３５６には、信号Ｒ／Ｐの供給されるインバータ
３５７からのプレー状態で「１」となる信号、さらにレ
コードからプレー状態に反転した時にクロックφＢで同
期するように発生する信号Ｒ１の供給されるインバータ
３５８からの信号を供給し、プレー状態への切替時の初
期状態を外したプレー状態設定時に、アンド情報に「＋
１」をするようにしてなる。 このタイマ用メモリ３５４は、上記信号Ｒ１および信号
ＥＮ２の供給されるオア回路３５９からの出力信号で駆
動状態に設定され、信号Ｒ／Ｐによってレコード時に書
き込み指令（Ｗ）、プレー時に読み出し指令（Ｒ）が与
えられるもので、タイマカウンタ３６０の計数値情報が
書き込み情報として供給されている。そして、このメモ
リ３５４からの読み出し情報は、タイマレジスタ３６１
に読み出し記憶されるもので、このタイマレジスタ３６
１の記憶情報は、タイマカウンタ３６０の計数値情報と
比較回路３４６で比較し、その一致検出時にイコール信
号ＥＱ２を発生するようにしてなる。ここで、タイマレ
ジスタ３６１は、信号Ｒ１およびＥＮ２が供給されるオ
ア回路３６３からの出力信号で、タイマ用メモリ３５４
と同時に駆動設定される。 タイマカウンタ３６０は、信号ＥＮ２の供給されるイン
バータ３６４によって、信号ＥＮ２の存在しない間ゲー
トの開かれるアンド回路３６５から得られる自動アルペ
ジョ選択信号ＡＲＰで計数歩進されるものであり、この
信号ＡＲＰの発生周期（４８μ秒）単位毎に時間を計数
する。また、信号ＥＮ２と信号ＡＲＰの供給されるアン
ド回路３６６からの出力信号をクロックφＢで駆動され
るシフト遅延回路３６７に供給し、この遅延回路３６７
の出力信号をオア回路３６８を介してタイマカウンタ３
６０にリセット指令として与え、カウンタ３６０では信
号ＥＮ２の発生間隔を時間計数するようにしてなる。オ
ア回路３６８には信号Ｒ２も供給し、レコード、プレー
の切換時に初期設定されるようにしてなる。 ｌｌ１１図は上記メモリ回路１０で使用される制御信号
Ｒ１，Ｒ２を発生する回路を示したもので、入力信号Ｒ
／Ｐは！１ｖＩＩ指令部１１のスイッチＳ１により発生
され、レコード（Ｒ）の状態で「ｌ」。 プレー（Ｐ）の状態で「０」の信号となるもので、この
信号は遅延フリップフロップ回路３６９に入力信号とし
て供給する。この回路３６９は入力信号Ｒ／Ｐをクロッ
クφＢによって取り込み出力するもので、前記入力信号
Ｒ／Ｐを信号Ｑとして出力するとともに、同人力信号Ｒ
／Ｐの反転したものを信号Ｑとして出力する。この遅延
ブリップフロップ回路３６９の出力信号Ｑおよびζは、
アンド回路３７０および３７１に供給するもので、アン
ド回路３７０には信号Ｒ／Ｐの供給されるインバータ３
７２からの出力信号を供給し、レコード状態からプレー
状態に反転してからクロックφＢを発生するまでの間「
１」となる信号Ｒ１を発生する。 また、アンド回路３７１には信号Ｒ／Ｐを供給し、逆に
プレー状態からレコード状態に反転した時にクロックφ
Ｂが発生するまで出力信号を発生するもので、このアン
ド回路３７０および３７１からの出力信号をオア回路３
７３で検知し、レコード状態とプレー状態の相互反転時
にそれぞれ出力信号Ｒ２を発生するようにしてなる。 すなわち、電子楽器の１１１部において演奏操作が行わ
れると、その上ｔｓ盤、下鍵盤、ペダル鍵盤の鍵操作状
態、さらに各種制御設定状態に応じて、チャンネルプロ
セッサ９から第９図に示したような状態の１６チヤンネ
ルの情報からなる１イベントの情報が、４８μ秒周期で
繰返し発生され、メモリ回路１０に供給される。ここで
、演奏状態を記憶させるレコード状態が設定され、信号
Ｒ／Ｐが「１」であるとすると、メモリ単体３１８ａ〜
３１８１の各アンド回路３２０のゲートが開かれ、オア
回路３２１から各チャンネルの１２ビツトの情報が並列
的に取り出されるようになる。 ここで、このレコード状態の初期状態を想定すると、チ
ャンネルプロセッサ９からキー情報類が発生する時には
メモリ３１８には記憶が存在せず、したがって単体３１
８ｈに入力されるキーオン信号ＫＯＩは「１」となるが
、出力キーオン信号は「Ｏ」であり、したがって比較回
路３３３から信号ＥＱＩが発生する。この時、信号ＥＮ
２は「０」で且つ信号つＲ／Ｐは「１」であるので、信
号ＥＱ１はアンド回路３３４、オア回路３３５，３３６
を介して遅延回路３３７に書き込まれ、クロックφ８と
共に信号ＥＮＩが立ち上る。そして、１処理サイクルの
最終チャンネルに対応して発生する信号ＡＲＰによって
、信号ＥＮＩはアンド回路３３９およびオア回路３４０
を介して遅延回路３４１に書き込まれ１次のクロックφ
Ｂに対応する新しい処理サイクルの先頭チャンネルに対
応して信号ＥＮ２が立ち上り、メモリ単体３１８ａ〜３
１８１のアンド回路３２２のゲートを開き、チャンネル
プロセッサ９から入力されるＷ９図に示したような１６
チヤンネルの情報を、それぞれチャンネル単位に１２ビ
ット並列にして検知し、１６ステ−ジのシフトレジスタ
３２４に書き込むようになる。同時に、信号Ｒ／Ｐでゲ
ートの開かれるアンド回路３２８．オア回路３２６を介
して、上記書き込み情報が取り出され、キーデータ用メ
モリ３３１に書き込み情報として供給される。 この時、キーデータ用メモリ３３１は信号ＥＮ２により
駆動指令が与えられ、且つ信号ＥＮ２によりゲートの開
かれるアンド回路３５１からのクロックφＢで計数され
る第１のアドレスカウンタ３５２からチャンネル単位に
歩進するアドレス情報、さらに第２のアドレスカウンタ
３５３からの１６チヤンネルの１イベント情報を書き込
む区域を指定するアドレス情報が供給されているもので
あり、レコード状態による書き込み指令（Ｗ）にもとづ
き、上記メモリ３１８部からの出力情報はキーデータ用
メモリ３３１に順次書き込まれる。 この時、タイマ用メモリ３５４もレコード状態で書き込
み指令（Ｗ）が与えられ、オア回路３５９から駆動指令
の与えられているものであるが、タイマ用カウンタ３６
０は信号Ｒ２によって初期状態でリセットされ、且つ信
号ＥＮ２の発生によりアンド回路３６５のゲートが閉じ
られて計数歩進がされないため、そのメモリ３５４に対
する書き込み情報は「０」の状態にある。 このようにして、チャンネルプロセッサ９からの１６チ
ヤンネル１イベントの情報が入力され、メモリ３１８お
よびキーデータ用メモリ３３１にその最終チャンネル（
自動アルペジョ専用チャンネル）の情報が書き込まれた
状態となると、信号ＡＲＰが発生してアンド回路３４２
のゲートを閉じ、次のクロックφ８と共に遅延回路３４
１の出力を［０」にして信号ＥＮ２を立ち下がらせ、上
記１イベントの情報の書き込み動作を終了する。 同時にインバータ３６４の出力が［１」となるため、タ
イマカウンタ３６０はクロックφＢを計数開始するよう
になる。 第１２図は上記のレコード状態設定時からの記憶書き込
み動作におけるメモリ回路１０の各部の信号波形を示し
たもので、　（Ａ）はレコード状態に設定された時（信
号Ｒ／Ｆが「１」に立ち上る）から信号ＥＮ２が立ち上
るまでの過程を、同じく（Ｂ）は信号ＥＮ２が立ち上っ
てから１６チヤンネル１イベントの情報の書き′込み制
御状態を第１のアドレスカウンタ３５２の計数値に対応
して示し、タイマカウンタ３６０の計数開始のタイミン
グを示している。この図では、シフトレジスタ３１１か
らの各ステージに対応する信号Ｐ、　　Ｕ、　　Ｌ等も
同時に示しているが、この記憶動作時には、その最終ス
テージからの信号ＡＲＰ　（自動アルペジゴ選択専用チ
ャンネル）のみが示されている。 このようにして、Ｉ＆初の各＃Ｉ盤部における操作鍵情
報が記憶された状態で、演奏の進行に伴い操作された鍵
の中の少なくとも一つが離鍵され、またはさらに新しい
鍵が追加操作されたとすると。 チャンネルプロセッサ９からの第９図に示したような１
６チヤンネル１イベント分の情報の中から、例えば離鍵
された鍵のキー情報の割当てられたチャンネルのキーオ
ン信号ＫＯＩが消滅し、また押鍵により新たな割当てら
れたチャンネルのキーオン信号ＫＯＩが新たに発生する
ようになる。 すなわち、メモリ３１８において記憶されその出力側か
ら得られる情報と、新たにその入力側に供給される情報
とを各チャンネル毎に対比した場合、上記離鍵された鍵
の情報を記憶するチャンネル、あるいは新たに割当てら
れたチャンネルにおいて特にキーオン信号ＫＯＩが相違
する状態となり、そのチャンネルのタイミングにおいて
比較回路３３３において「Ａ≠Ｂ」の状態が生じ、信号
ＥＱＩが発生される。この時信号ＥＮ２はｒＯＪの状態
にあり、レコード状態で信号Ｒ／Ｐは「１」であるので
、アンド回路３３４、オア回路３３５゜３３６を介して
ｒｌＪの信号ＥＱＩが遅延回路３３７に記憶され、その
次のクロックφＢのタイミングで信号ＥＮＩが立ち上ら
せられる。この信号ＥＮ１はさらに信号ＡＲＰに対応し
てアンド回路３３９、オア回路３４０を介して遅延回路
３４１に供給され、入カキー情［＃の１処理サイクルの
先頭において前述したように信号ＥＮ２が立ち上り、新
しくメモリ３１８のシフトレジスタ３２４にその時の操
作鍵の状態に対応した１６チヤンネル１イベントの情報
が書き込まれるとともに、更に前述したと同様にキーデ
ータ用メモリ３３１に書き込み記憶される。この場合、
キーデータ用メモリ３３１に対す・る先の書き込み動作
において、第１のアドレスカウンタ３５２はその計数を
１楯しているので、第２のアドレスカウンタ３５３は一
つ歩進されており、キーデータ用メモリ３３１の次の記
憶区域をアドレス指定し、その区域内で第１のアドレス
カウンタ３５２の計数値に対応してチャンネル単位の記
憶アドレス番地が指定される。 （以下余白） また、タイマカウンタ３６０にあっては、信号ＥＮ２の
立ち上りと共にインバータ３６４の出力が「０」となる
ため、信号ＡＲＰによる計数動作は停止され、信号ＥＮ
２の立ち上りと共に駆動状態とされるタイマ用メモリ３
５４にその時の計数値情報、すなわち最初の鍵操作状態
の継続時間情報を書き込み記憶するようになる。そして
、信号ＥＮ２の立ち下りと共に信号「１」の読み込まれ
た遅延回路３６７から、次のクロックφＢのタイミング
で発生される信号によづて、タイマカウンタ３６０はリ
セットされ、初期状態とされる。 すなわち、上鍵盤、下鍵盤、ペダル鍵盤からなる鍵盤部
において、操作鍵の状態が一つでも変化する毎に、その
新しい操作鍵の状態を１６チヤンネルの１イベント情報
として検知し、キーデータ用メモリ３３１に順次書き込
み記憶されるようになるものであり、その時同時に、そ
の前の操作鍵の状態の継続時間をタイマカウンタ３６０
で計数測定し、タイマ用メモリ３５４にアドレス対応し
て書き込み記憶するものである。したがって鍵盤部にお
いて一連の曲を演奏操作することにより、その鍵操作の
変換状態を、その変換毎に時間情報としてキーデータ用
およびタイマ用のメモリ３３１．３５４にアドレス対応
して記憶し、自動演奏等に供せられるようにするもので
ある。 この１１５１部の演奏操作を行う場合、メモリ３１８か
ら取り出された情報は、上記のようにキーデータ用メモ
リ３３１に供給されると同時に、アンド回＄　３２９　
ａ〜３２９１部でチャンネルプロセッサ９からの情報と
同様に、４ビツトの信号ＫＣ１′〜ＫＣ４’　に時分割
多重化されて出力されるもので、この出力信号ＫＣＩ’
　〜ＫＣ４’　を楽音発生装置１２で使用することによ
って、そのまま演奏音として聴取し、モニタすることの
できるものである。 このように記憶された演奏情報は、これを読み出して楽
音発生装置１２に供給し、・　自動演奏するものである
が、この自動演奏状態にするには、制御指令部１１のス
イッチＳ１を解放状態に設定し、信号Ｒ／Ｐを「０」の
プレイ状態にする。同時に、スイッチ８２〜Ｓ４を選択
操作して信号Ｕ、　　Ｌ。 Ｐを制御し、自動演奏される鍵盤を指定する。具体的に
は、上、下鍵盤およびペダルｍ盤の演奏音を全て記憶さ
れた情報により行うには、スイッチ８２〜Ｓ４を全て解
放し、信号Ｕ、　　Ｌ、　　ＰをｒＯＪに設定するもの
であり、また下鍵盤およびペダルｍ盤を記憶情報によっ
て自動演奏し、上鍵盤はこの自動演奏に合わせて鍵盤部
で演奏操作するような時には、上鍵盤に対応するスイッ
チＳ２のみを投入設定し、信号Ｕを［１」に設定するも
のである。 この記憶情報の読み出し動作時においても、各チャンネ
ルの情報はクロックφＳに同期して行われるもので、チ
ャンネルプロセッサ９から１６チヤンネルの１処理サイ
クルの先頭チャンネルの最初のタイミングにおいて同期
操作信号ｒｌｌｌｌＪがメモリ回路１０に供給され、同
期制御されるもので、メモリ回路１０のシフトレジスタ
３１１の１６個の各ステージから、第９図に示した時分
割多重化情報の各チャンネルを指定するタイミング信号
が得られる。すなわち、シフトレジスタ３１１の先頭ス
テージからペダル鍵盤専用チャンネルのタイミングでｒ
ｌＪの信号が得られ、アンド回路３１６に供給されるも
のであり、またオア回路３１２および３１３からは、上
鍵盤さらに下鍵盤のそれぞれ専用チャンネル時に「１」
の出力が得られ、アンド回路３１４，３１５に「１」の
信号を与えるものである。したがって、例えば上＊ａを
演奏し、他の鍵盤部を記憶情報によって自動演奏する状
態、すなわちスイッチＳ２を投入し、信→Ｕを「１」と
した時には、上ｔａ！！１専用チャンネル時においてオ
ア回路３１７から信号「１」が発生し、オア回路３１９
を介してメモリ３１８の各メモリ単体３１８ａ〜３１８
ｈのアンド回路３２８はゲート信号を与え、同時にアン
ド回路３２５のゲートを閉じ、その上鍵盤専用チャンネ
ル時には、チャンネルプロセッサ９から得られる上ＩＩ
ｇ１の実際の演奏操作にもとづくキー情報類を出力情報
として取り出すようにするものである。 ここで、スイッチ８２〜Ｓ３の全てが解放状態で、上鍵
盤、下鍵盤、ペダルｍ盤の全てを自動演奏する場合を説
明すると、この自動演奏をするには、Ｉ’！御指令＃１
１のスイッチＳ１を操作して、解放状態とする。すなわ
ち信号Ｒ／Ｐを「０」の状態とするもので、第１１図か
らも明かなようにこのプレイ状態の切換設定と共に、パ
ルス状信号Ｒ１およびＲ２が発生する。そして、メモリ
回路１０のアドレスカウンタ３５２，３５３をリセット
して初期状態とすると共に、タイマカウンタ３６０もリ
セット設定し、タイマレジスタ３６１に駆動指令を与え
て、タイマ用メモリ３５４からの情報を読み取り記憶す
る。この時、タイマ用メモリ３５４は信号Ｒ／Ｐが「０
」であるためリード（読み取り）状態に設定されており
、且つ信号Ｒ１によって駆動状態が設定され、信号Ｒ２
がリセットされたアドレスカウンタ３５３からのアドレ
ス情報が供給されている。しかし、このタイマ用メモリ
３５４の先頭アドレスは、前記レコード状態の時の説明
からも明かなように、記憶書き込み時においてタイマ用
計数情報が存在せず、したがって、信号Ｒ１に対応して
タイマ用レジスタ３６１に書き込まれる情報は「−〇」
である。 したがって、信号Ｒ１，Ｒ２の発生時に比較回路３４６
に供給される情報Ａ、　　Ｂは共に「０」であり、この
比較回路３４６からイコール信号ＥＱ２が発生され、こ
の信号ＥＱ２はアンド回路３４５に供給される。このア
ンド＠路３４５は信号ＥＮ２およびＲ／Ｐが共に「Ｏ」
であるため、インバータ３４３，３４７の出力でゲート
の開かれているものであり、信号ＥＱ２はオア回路３３
５゜３：３６を介して遅延回路３３７で記憶され、イン
バータ３４４でゲートの開かれるアンド回路３３８を介
して、自動アルペジョ信号ＡＲＰの発生するまで記憶ホ
ールドして信号ＥＮＩを発生する。 この信号ＥＮＩは自動アルペジョ信号ＡＲＰの発生と共
にアンド回路３３９．オア回路３４０を介して遅延回路
３４１に供給され、クロックφ８に同期して、すなわち
１６チヤンネル１イベントの先頭タイミングに同期して
信号ＥＮ２を立ち上らせん 信号ＥＮ２はアンド回路３５１にゲート信号を与えて第
１のアドレスカウンタ３５２をクロックφＢで計数して
キーデータ用メモリ３３１に記憶された１６チヤンネル
の情報の各チャンネルを順次アドレス指定するものであ
り、第２のアドレスカウンタ３５３で指定された区域の
１イベントの情報をアドレス指定するようになる。この
時、キーデータ用メモリ３３１は信号Ｒ／Ｐが「０」で
読み出し状態に設定され、信号ＥＮ２で駆動指令の与え
られるものであるため、上記アドレス指定に対応して読
み出された第９図に示したような１６チヤンネルの情報
は、メモリ３１８の各メモリ単体３１８ａ〜３１８ｉに
ビット単位に分配供給され、インバータ３４９の出力で
ゲートの開かれるアンド回路３３２、さらに信号ＥＮ２
でゲートの開かれるアンド回路３２２を介して、各シフ
トレジスタ３２４に書き込み記憶される。そして、信号
ＥＮ２は、次の自動アルペジョ信号ＡＲＰが発生した後
のクロックφ８に対応して立ち下がるものであるため、
キーデータ用メモリ３３１から第２のアドレスカウンタ
３５３で指定された区域の１イベント１６チヤンネル分
の情報が読み出され、この情報がメモリ３１８にシフト
記憶されるものであり、このメモリ３１８の記憶情報は
、シフトレジスタ３１１の出力に対応してオア回路３１
９からゲート信号の与えられるアンド回路３２５を介し
て、楽音発生装置！！１２に出力されるようになる。 また、パルス状信号Ｒ１の立ち下がった後においては、
インバータ３５８および３５７の出力が共に「１」とな
り、アンド回路３５６から加算回路３５５に［＋１」の
指令が与えられ、この時の第２のアドレスカウンタ３５
３の指定番地の次の番地がタイマ用メモリ３５４におい
てアドレス指定される。すなわち、上記読み出されたキ
ー情報類の書き込み時における継続時間に相当する数値
情報がアドレス指定され、（ｆ１号ＥＮ２の存在によっ
て読み出されタイマレジスタ３６１に記憶されるように
なる。そして、信号ＥＮ２の立ち下がり後にインバータ
３６４の出力信号によってアンド回路３６５からりａツ
クφＢが発生され、タイマカウンタ３６０が計数され、
その計数値が比較回路３４６において上記読み出し記憶
された数値情報と比較されるようになる。 このようにして、キーデータ用メモリ３３１からの読み
出し情報による演奏音が得られ、その演奏音がタイマレ
ジスタ３６１に記憶された数値情報により示される時間
が継続すると、比較回路３４６においてイコール信号Ｅ
Ｑ２が発生される。 この信号ＥＱ２の発生に対応して、前述したと同様に信
号ＥＮＩが発生し、またＥＮ２が発生して、Ｗｉ２のア
ドレスカウンタ３５３を歩道し、第１のアドレスカウン
タ３５２で１６チヤンネルを順次アドレス指定し、次の
区域に記憶された１イベントの情報をキーデータ用メモ
リ３３１から順次読み出し、メモリ３１８にシフト記憶
するものであり、またこの演奏音の継続時間に相当する
数値情報がタイマ用メモリ３５４がらタイマレジスタ３
６１に読み出し、記憶されるようになる。そして、上記
したと同様にその記憶された時間範囲でこの新しく読み
出されたキー情報類に対応する演奏音が、楽音発生装置
１２部から得られるようになる。 そして、以後鍵盤部における鍵の操作変換毎に１イベン
トの情報としてキーデータ用メモリ３３１に記憶された
情報が、その各情報に対応する時間情報にもとづく時間
経過に伴い順次読み出され、楽音発生装置１２に導かれ
て、ｔｓ！１１部における演奏が自動演奏として再現さ
れるようになるものである。 ここで、制御指令部１１におけるスイッチ８２〜Ｓ４に
よって、自動演奏を行わない＃！盤を指定するものであ
るが、例えば上鍵盤に対応するスイッチＳ２を投入設定
し、信号Ｕを「１」とすると、第１０図においてアンド
回路３１４にゲート信号が与えられ、オア回路３１９の
出力が上ｔｓ盤盤用用チャンネル時おいて「１」となる
。したがってアンド回路３２５のゲートが閉じられ、キ
ーデータ用メモリ３３１からメモリ３１８にシフトされ
た情報の中の上ｍ盤用用チャンネルに対応する情報は出
力されず、これに代りアンド回路３２８のゲートが開か
れて、チャンネルプロセッサ９から得られる上鍵盤の操
作に対応するキー情報類が出力され、楽音発生に供され
るようになる。すなわち、下鍵盤およびペダル鍵盤に対
応する自動演奏音にもとづき、上鍵盤の演奏練習当が行
なえるようになるもので、この鍵盤の指定選択は、制御
指令部１１で実行される。 第１３図のＡは上記プレイ状態に設定した時の（ｆｆ号
Ｒ／Ｐ、Ｒ１，Ｒ２の状態を示し、その他アドレスカウ
ンタ等の状態を示したものであり、同図のＢは上記プレ
イ状態における読み出しアドレスの状態を示している。 上記のようにして、メモリ回路１０から４ビツトの信号
ＫＣＩ’〜ＫＣ４’によって取り出される時分割多重化
情、報にもとづき演奏音を発生する楽音発生装置１２は
、例えば第１４図のように構成する。すなわち、入力信
号ＫＣＩ’〜ＫＣ４’は多重データ分析回路３８０に供
給する。　この回路３８０は１チヤンネル４ビツト、３
タイミングの情報を並列１２ビツトの信号に変換するも
ので、キー情報類Ｎｌ　〜Ｂ３．ＫＯＩ、ＫＯ２＃よび
制御情報ＡＢＣ，ＳＲ，ＥＣ，ＤＵ、ＫＯ３等を各別に
取り出す。楽音発生手段の主要部３８１においては、各
チャンネルに対応する１６個のトーンジェネレータ３８
２〜３９７がそれぞれ設けられ。 さらに多重データ分析回路３８０で得た各チャンネルの
キー情報類Ｎ１〜Ｂ３．ＫＯＩ、ＫＯ２を当該チャンネ
ルにそれぞれ振分けるためのシフトレジスタ３９８〜４
１３、およびラッチ回路４１４〜４２９，４３０〜４４
５を備える。 要するに、多重データ分析回路３８０においては、１つ
のチャンネルに関する時分割処理時間帯（３ビツトタイ
ム）で時分割多重化されている情報を、それぞれ各チャ
ンネル別に取り出し、この多重データ分析回路３８０で
得たデータは、各チャンネルのものが時分割多重化され
ているので、これを主要部３８１において各チャンネル
別に振分けてスタティック化する。このような時分割多
重データの分析、振分けのタイミングを制御するために
、基準データｒｌ　１１１Ｊが利用される。 １８１５図は多重データ分析回路３８０を詳細にして示
したもので、時分割多重化された信号ＫＣ１′〜ＫＣ４
’　はアンド回路４５６に加え、基準データｒｌ　１１
１Ｊを検知し、第９図のタイムスロット１で示した基準
タイミングを検出する。このアンド回路４５６からの基
準タイミングに対応するパルス信号は基準パルスＳＰと
なるもので、第１６図のａに示すように発生し、このパ
ルスＳＰはシフトレジスタ４５７に入力情報「１」とし
て供給すると共にオア回路４５８を介してシフトレジス
タ４５９に供給する。シフトレジスタ４５７はクロック
パルスφ８で駆動される３ステージのレジスタで構成さ
れ、その先頭ステージが「１」の情報を記憶する状態で
ラッチ回路４６０のストローブ端子Ｓに指令信号「１」
を与える。そして。 このラッチ回路４６０に信号ＫＣ３’の情報を読み込む
、具体的には、ラッチ回路４６０にストローブ指令の与
えられるタイミング、すなわち上記基準データの次の送
出タイミングの信号ＫＣ３’は、第９図のタイムスロッ
ト２からも明かなようにダンパ信号ＤＵであり、ラッチ
回路４６０にはこのダンパ信号ＤＵが記憶され、これは
次にダンパ信号ＤＵが信号ＫＣ３’　として入力される
タイミングまで保持される。 シフトレジスタ４５７の３番目のステージからは、ｌ１
１６図のｂに示すように基準パルスＳＰを３ビツトタイ
ム遅延したパルスＳＰ２が得られる。 このパルスＳＰ２は、２ステージの記憶部を有するラッ
チ回路４６１のストローブ端子Ｓに供給され、信号ＫＣ
３’およびＫＣ２’　を読み込む。このパルスＳＰ２の
発生タイミングは、第９図に示すタイムスロット４に相
当し、エンベロープコントロール信号ＥＣおよびテスト
信号ＴＥＳＴがラッチ記憶されるようになる。 ２ステージのシフトレジスタ４５９は、両ステージの出
力をノア回路４６２で検知し、オア回路４５８を介して
帰還している。すなわち、このシフトレジスタ４５９の
先頭ステージからは、まず基準パルスＳＰを１ビツトタ
イム遅延して信号「１」が出力され、さらに１ビツトタ
イム遅延して２番目のステージから信号「１」が得られ
るもので、さらに基準パルスＳＰの発生タイミングから
３ビツトタイム目（第９図のタイムスロット４）にノア
回路４６２の入力が「ＯＯ」となり出力信号「１」が発
生され、オア回路４５８を介してシフトレジスタ４５９
に帰還される。このように。 シフトレジスタ４５９の各ステージには、第１６図Ｃに
示すように３ビツトタイム毎に信号ｒｌＪが記憶される
。 オア回路４５８の出力は、３ビツトタイムの時分割処理
時間帯の最初のタイミングで発生するものであるため、
シフトレジスタ４５９の第１ステージ目の出力ＢＯＩ’
は各チャンネルの２番目のタイミングに対応して発生し
、第２のステージ目の出力Ｂ０２′は各チャンネルの最
後のタイミングに対応して発生する。したがって、この
シフトレジスタ４５９からの出力信号ＢＯＩ’、ＢＯ２
′は、それぞれ第８図のす、　　ｃに示した信号ＢＯ１
、ＢＯ２の発生タイミングに同期して発生し、３ビツト
タイム毎に繰返し「１」となる（第１６図のｄ、　　ｅ
参照）。 上記信号Ｂ○１′は、ラッチ回路４６３のストローブ端
子Ｓに供給し、各チャンネルの２番目の送出タイミング
で入力される情報類（主としてオクターブコードＢ１〜
Ｂ３およびキーオン信号にＣ１）をラッチ回路４６３に
ラッチ記憶させる。 また、信号８０２′はラッチ回路４６４のストローブ端
子Ｓに供給し、各チャンネルの最終送出タイミングでノ
ートコードＮ　Ｌ　＝　Ｎ　４をラッチ記憶させる。 上記ラッチ回路４６３は５ビツトのラッチ位置４６３−
１〜４６３−５を有し、オクターブコードＢｌ、Ｂ２、
自動ベースコード選択信号ＡＢＣ１第１および第２のキ
ーオン信号ＫＯＩ、ＫＯ２をそれぞれラッチ記憶するも
のである。また、スローロック選択信号ＳＲは第１のキ
ーオン信号のらｌと同じ位置に、自動コード音用キーオ
ン信号ＫＯ３は第２のキーオン信号ＫＯ２と同じ位置に
それぞれラッチされるようになっている。オクターブコ
ードＢ１〜Ｂ３の中の３ビツト目のＢ３は、特にこの楽
音発生袋Ｗ１１２において上ａｒｍの０３の音、下＃！
盤の０２の音は発生しないようにしたので、ラッチ回路
４６３ではラッチされないようにしている。すなわち、
前記第２表からも明かなように、オクターブコードＢ１
〜Ｂ３がｒｏｏＯＪの時は上＃！１および下鍵盤におい
てＣ３およびＣ２のそれぞれ１音しかない。そこで、こ
れらの鍵盤の最低のＷ　Ｃ３およびＣ２をキャンセルし
て、上ｔｓ１１１の音域をＣ３＃〜Ｃ７，下鍵盤の音域
をＣ２＃〜Ｃ６とすることによって、オクターブコード
のビットＢ３を不要とし、Ｂｌ、Ｂ２の２ビツトの内容
によって上鍵盤、下鍵盤、ペダル鍵盤、自動アルペジョ
音の全てのオクターブを判別できるようにしている。尚
、このビットＢ３も使用して音域を広げる場合には、ラ
ッチ回路４６３のラッチ位置を１個増せばよい。 上記ラッチ回路４６３のラッチ位置４６３−１゜４６３
−２には、信号ＫＣＩ’、ＫＣ２’がそれぞれ直接供給
されるもので、このラッチ回路４６３は信号Ｂ○１′に
よって、各チャンネルの２番目のタイミングでラッチ指
令の与えられるものであるため、ここではオクターブコ
ードＢｌ、Ｂ２がそれぞれランチ記憶されるようになる
。また。 ラッチ位置４６３−３　＋：　＋！、信９ＫＯ３’　を
、１ビツトの遅延回路４６５を介して供給するもので、
信号Ｂ０１′に対応してチャンネルの１番目のタイミン
グの情報、すなわち自動ベース・コード信号ＡＢＣをラ
ッチ記憶するようになっている。ラッチ位置４６３−４
には信号ＫＣ４’　が直接供給されるもので、信号ＢＯ
Ｉに対応する各チャンネ、　　ルの２番目のタイミング
の第１のキーオン信号に０１をラッチ記憶するようにさ
れる。しかし、第１４チヤンネルに関しては、キーオン
信号ＫＯＩに代り、スローロック信号ＳＲをラッチ記憶
するようになる。そして、ラッチ位１Ｗ４６３−５には
、ＫＣ４’　が１ビツトの遅延回路４６６を介して供給
されるもので、各チャンネルの１番目のタイミングの信
号である第２のキーオン信号に０２．あるいは自動コー
ド音用キーオン信号ＫＯ３をラッチ記憶するようになる
。 シフトレジスタ４５９の２番目のステージからは、上記
信号Ｂ０１′より１ビツト遅れた信号Ｂ０２’が出力さ
れるもので、この信号Ｂ０２′はラッチ回路４６４にス
トローブ指令として供給される。このラッチ回路４６４
は４個のラッチ位置を備え、信号ＫＣＩ’、ＫＣ２’　
はオア回路４６７．４６８をｌＬぞれ介して、またＫＣ
３’、ＫＣ４’は直接に各ラッチ位置に入力される。上
記信号ＫＣＩ’、ＫＣ２’　はノア回路４６９に供給さ
れるもので、このノア回路４６９には信号ＫＣ３′の供
給されるインバータ４７０からの出力信号をも供給し、
このノア回路４６９からの出力信号はオア回路４６７．
４６８に導く。すなわち、ノア回路４６９は、信号ＫＣ
１′〜ＫＣ３’　が「００１Ｊである時、に出力信号ｒ
ｌＪを発生し、オア回路４６７．４６８に供給するもの
で、この状態は前記第１表からも明らかなように、ノー
トコードＮ４〜Ｎ１がｒｌｌｏＯＪとなるＣ音を検出す
る状態で、このＣ音のコードの時にラッチ回路４６４で
ｒｌ　１１１Ｊに変換記憶するようになる。 ここで、これまでのＣ音のコードをｒｌｌｏＯＪとした
のは、前述したように基準データ「１１１１」との混同
をさけるためである。 ラッチ回路４６３，４６４にラッチされた情報は、信号
ＢＯＩ’、ＢＯ２’によって、各チャンネルの時分割処
理時間帯（３ピントタイム毎）に逐次書き替えられる。 したがって、ラッチ回路４６３．４６４からは各チャン
ネルに割当てられた音のノートコードＮ１〜Ｎ４、オク
ターブコード８１、Ｂ２．　　キーオン信号ＫＯＩ、Ｋ
Ｏ２が時分割的に（３ビツトタイム幅で）順次出力され
ている。また、第１４チヤンネルのための時間帯におい
ては、自動ベース・コード選択信号Ａ　Ｂ　Ｃ、スロー
ロック選択信号ＳＲ１自動コード音用キーオン信号ＫＯ
３が、ラッチ回路４６３からそれぞれ同時に出力される
。また、ラッチ回路４６３から出力される情報Ｂ１−Ｋ
Ｏ２（ＫＯ３）のタイミングと、ラッチ回路４６４から
出力される情報Ｎ１〜Ｎ４のタイミングを比較すると、
ｆ！１１６図のＬ　　ｇに示すようにラッチ回′路４６
４が１ビツトタイム遅れている。第１６図Ｌ　　ｇはラ
ッチ回路４６３．４６４から出力される情？ＩＢ１〜Ｋ
Ｏ２（ＫＯ３）、Ｎｌ−Ｎ４のタイミングを示し、数字
はチャンネルを示している。 ラッチ回路４６３〜４６４からの出力情報は、それぞれ
遅延回路４７１および４７２によって１ビツトタイム遅
延され（第１６図のｆ＋　　ｇで破線で示す）オクター
ブコードＢｌ、Ｂ２はデコーダ４７３に加わり、各オク
ターブ毎のデータＯ８１゜０８２、Ｏ８３，○ＳＯにデ
コードされる。このデコーダ４７３の入出力の関係を第
３表に示す。 （以下余白） 第３表 各鍵盤において、オクターブセレクトデータＯ８１〜Ｏ
８Ｏがいかなる音域を示すかは、第２表と第３表を参照
すれば明かである。 また、遅延回路＄４７２で遅延された後のＬ位３ビット
のノートコードＮｌ、Ｎ２．Ｎ３はデコーダ４７４に加
わり、６Ｎ類のノートセレクトデータｒ１１〜ｎ６に変
換されるもので、その入出力関係は第４表に示すように
する。 第４表 第４表から明かなようにノートセレクトデータｎ１〜ｎ
６はそれぞれ２個の音名に対応し、その２個のうちどち
らに対応するかは、同時に与えられる４ビツト目の情報
Ｎ４によって判別される。 このようにして得られるノートセレクトデータｎ１〜ｎ
６．Ｎ４は、第１４図に示す各チャンネルのトーンジェ
ネレータ３８２〜３９７に対応するノートセレクトデー
タ用のラッチ回路４３０〜４４５に並列的に加わる。ま
た、オクターブセレクトデータＯ８１〜Ｏ８Ｏは、同じ
くラッチ回路４１４〜４２９に並列的に加わる。尚、第
１５図のデータバス４７８，４７９は、第１４図のデー
タバス４７８，４７９と同一で島る。オクターブセレク
トデータと同じタイミングでデータバス４７９に出力さ
れるキーオン信号ＫＯＩやＩ制御情報類ＡＢＣ等は、こ
れらの使用される鍵盤が限られるので、全てのトーンジ
ェネレータ３８２〜３９７に供給されるとは限らない。 すなわち、ライン４７６に導出される第１のキーオン信
号ＫＯＩは、ペダル鍵盤のチャンネルで使用され、また
、ライン４７５〜４７７に同時に導出される自動ベース
・コード選択信号Ａ　Ｂ　Ｃ。 スローロック選択信号ＳＲ１自動コード音用キーオン信
号ＫＯ３は、自動コード音の振幅エンベロープコントロ
ールのために使用されるもので、このためｆＪ１４図に
おいて自動コード音用エンベロープコントロール部４８
０が設けられ、上記信号ＡＢＣ，ＳＲ，にＯ３をラッチ
回路４８１に並列的にラッチして供給するようにしてい
る。 第１５図の遅延回路４７１から出力される第１のキーオ
ン信号ＫＯＩはアンド回路４８２に供給すると共にイン
バータ４８３で反転してアンド回路４８４に供給する。 アンド回路４８４にはラッチ回路４６０で記憶されたダ
ンパ信号ＤＵがゲート信号として供給されるもので、こ
のアンド回路４８４から「に０１・ＤＵＪで「１」の出
力信号が得られる。すなわち、ダンプモードでｒＤＵ＝
１」の時には、＃ａが離されＫＯＩがｒＯＪとなった時
にアンド回路４８４から出力信号が立ち上り。 離鍵によって減衰状態となる音を、急速に終了させる指
示をする。 また、遅延回路群４７１からの第２のキーオン信号ＫＯ
２は、アンド回路４８５に供給されるもので、このアン
ド回路４８５はラッチ回路４６１からのエンベロープコ
ントロール信号ＥＣがゲート信号として供給される。こ
の信号ＥＣは、インバータ４８６で反転して上記アンド
回路４８２にゲート信号として供給され、アンド回路４
８２および４８５からの出力信号はオア回路４８７に供
給する。したがって、オア回路４８７からは「Ｋｏｌ・
ＥＣ＋ＫＯ２・Ｅ　、ＣＪで出力信号「１」が得られ、
この信号は上＃短音または下鍵盤前の押鍵時間を表す上
鍵盤または下鍵盤キーオン信号として利用される。 第１５図のシフトレジスタ４５７の第３ステージ目から
出力されるＷｉ１６図すに示すパルスＳＰ２は、ライン
４９０を経て第１４図のシフトレジスタ３９８に加わり
、ラッチ回路４１４にストローブ指令として供給される
。以後順次配置されるシフトレジスタ３９９〜４１３に
よって得られる第１６図すに示すパルスを各対応するラ
ッチ回路にストローブ指令として与える。 そして、各トーンジェネレータ３８２〜３９７は、それ
ぞれ対応するラッチ回路４３０〜４４５に記憶されてい
るノートセレクトデータｎ１〜ｎ６、Ｎ４によって指示
される音高の楽音信号を発生し、この楽音信号はそれぞ
れ対応するラッチ回路４１４〜４２９に記憶されている
オクターブセレクタデータＯ８Ｉ〜Ｏ８Ｏによって指示
されるオクターブ音域で発生されるように制御される。 すなわち、以上のように構成される電子楽器にあっては
、その鍵盤部での演奏操作の状態が鍵の操作変換時を区
切りにして、各その区切り範囲毎に時分割状態で操作鍵
キー情報類が得られ、その各キー情報類がその区切り範
囲の時間情報と共に記憶されるようになる。また、上記
キー情報類も、上鍵盤、下鍵盤、ペダル鍵盤等の鍵盤に
応じて専用チャンネルを指定して時分割情報とされるも
のである。したがって、連続する鍵操作状態を効果的に
コード情報化して記憶させ、その記憶情報にもとづき自
動演奏音として再生できるものであるばかりか、この自
動演奏再生時において、再生される鍵ａ＜メロデイ音演
奏パート、和音伴奏音演奏パート、ベース音演奏パート
にそれぞれ対応）をチャンネル指定によって選定できる
と同時に、再生されない鍵盤に関する鍵盤演奏音を同時
に発音させることができるものであり、このためいわゆ
るマイナスワン方式による演奏練習ができるようになり
、この電子楽器による演奏練習時の使用態様が著しく拡
大され、全く新しい機能の電子楽器が実現できるもので
ある。 尚、実施例では演奏操作に伴うキー情報類は、各チャン
ネル毎にさらに３グループに時分割設定し、４ビツトの
情報として伝送使用するようにして示したが、記憶のた
めには特にこのように多重化する必要はなく、チャンネ
ルプロセッサから実施例の場合１チヤンネル１２ビツト
の情報を並列的に出力するようにしてもよいことはもち
ろんである。 またチャンネルプロセッサ９からの信号ＫＣＩ〜ＫＣ４
によるキー情報類には、各種制御情報類（ＤＵ、ＥＣ，
ＳＲ，ＡＢＣ等）も含ませて時分割出力するようにした
が、これら制御情報類は、キーココーダ８、チャンネル
プロセッサ９を介して伝送することなく、直接楽音発生
装置１２に供給するようにしてもよい。また、各種制御
情報類もキーコード等のキー情報類（Ｎｌ〜Ｂ３．に○
１、ＫＯ２，ＫＯ３）と共にキーデータ用メモリ３３１
に書き込み記憶するようにしたが、これは上記のような
キー情報類と分離して他のメモリを設置して記憶させ、
キーデータ用メモリ３３１にはキー情報類のみを記憶さ
せるようにしてもよい。 さらに、実施例ではメモリ回路１０において、再生時（
プレイ時）の再生速度を、タイマカウンタ３６０を自動
アルペジョ信号ＡＲＰによって計数し、記録時（レコー
ド時）の演奏速度を再生時においてもそのまま再現でき
るようにした。しかし、特にタイマカウンタ３６０に対
する計数クロック信号として、信号ＡＲＰに代えて他の
クロック信号を用い、このクロック信号の周波数を手動
調整等によって適宜変化させるようにすれば、特に再生
時の演奏速度を変化させ、自動演奏の時の演奏テンポを
可変調節することができる。また。 上記タイマカウンタ３６０を計数するクロック信号の周
波数を、自動リズム演奏装置を駆動制御するテンポクロ
ック信号に対応させるようにすれば、自動演奏と自動リ
ズム演奏の同期を効果的にとることができる。 その他、チャンネルプロセッサ９から出力される情報Ｋ
ＣＩ〜ＫＣ４に対して１例えば自動リズム演奏装置のリ
ズム選択信号や、リズムテンポを指定する情報類、さら
に各種変調効果（トレモロ。 ビブラート等）を指定する情報等も含ませることが可能
であり、これら情報類もキーデータ用メモリ３３１に記
憶させるようにしてもよいことはもちろんである。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る電子楽器を概略的に
示す構成図、第２図は上記実施例のチャンネルプロセッ
サ部を示す図、第３図は上記チャンネルプロセッサの動
作を説明するタイムチャート、第４図乃至第７図は、そ
れぞれ上記チャンネルプロセッサを構成するタイミング
信号発生回路、キーコード記憶回路、割当て制御部、　
トランケート回路等にそれぞれ関連する部分を詳細にし
て示す図、第８図は第５図に関連するデータ多重回路の
動作を説明するタイミングチャート、第９図は多重化さ
れた情報の状態を示す図、第１０図は上記実施例のメモ
リ回路部を詳細に示す図、第１１図は上記メモリ回路に
対する制御指令信号の発生部を示す図、第１２図は上記
メモリ回路部における記憶書き込み（レコード）時の動
作を説明するタイミングチャート、第１３図は同じく再
生（プレイ）時の動作を説明するタイミングチャート、
第１４図は楽音発生装置を説明する図、第１５図は上記
装置の多重データ分析回路部を示す図、第１６図は上記
多重データ分析の動作を説明するタイミングチャートで
ある。 符　　号　の　説　明 ７・・・鍵盤部、８・・・キーコーダ、９・・・チャン
ネルプロセッサ、１０・・・メモリ回路、１１・・・制
御指令部、１２・・・楽音発生装置。 ３１８・・・メモリ、３３１・・・キーデータ用メモリ
、３４６・・・比較回路、３５４・・・タイマ用メモリ
、３６０・・・タイマカウンタ、３５１・・・タイマレ
ジスタ。

Claims (1)

1. 【特許請求の範囲】 複数の互いに異なる音高をそれぞれ指定可能な複数の演
   奏操作子からなる演奏操作手段と、前記演奏操作手段に
   おいて操作された演奏操作子を検出して該演奏操作子を
   表す操作子情報を出力する操作子検出手段と、 複数の演奏パート分の演奏情報を記憶する自動演奏用メ
   モリ手段と、 前記複数の演奏パートに関して自動演奏するか否かを各
   演奏パート毎に選択指示する選択指示手段と、 前記選択指示手段により制御され、前記自動演奏用メモ
   リ手段に記憶されている演奏情報の中から前記選択指示
   手段により自動演奏することが指示されている演奏パー
   トに関する演奏情報を選択出力するとともに、前記自動
   演奏用メモリ手段に記憶されている演奏情報の中で前記
   選択指示手段により自動演奏することが指示されていな
   い演奏パートに関する演奏情報の出力を禁止して該禁止
   した演奏情報に代えて前記操作子検出手段からの操作子
   情報を出力する選択出力手段と、 前記選択出力手段から出力される演奏情報および操作子
   情報に応じて前記複数の演奏パートに関する各楽音信号
   をそれぞれ発生する楽音信号発生手段と を備えたことを特徴とする電子楽器。