JP4368355B2 - テストコントローラ - Google Patents
テストコントローラ Download PDFInfo
- Publication number
- JP4368355B2 JP4368355B2 JP2006068162A JP2006068162A JP4368355B2 JP 4368355 B2 JP4368355 B2 JP 4368355B2 JP 2006068162 A JP2006068162 A JP 2006068162A JP 2006068162 A JP2006068162 A JP 2006068162A JP 4368355 B2 JP4368355 B2 JP 4368355B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- test plan
- data path
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
図1はデータ線のビット幅がすべて等しい、という前提が満たされていないデータパスの一例を示す。図中、丸で囲まれた数字は定数を表わし、丸で囲まれた“S”は例えば8本のデータ線が6本と2本に分かれる、といったセパレータを表わし、丸で囲まれた“B”は例えば6本のデータ線と2本の線が束ねられて8本になる、といったバインダを表わす。図1に示したデータパスを例にとって、本発明の第1の実施形態に係るテスト容易化設計を具体的に説明する。
実施形態2
図14に示す論理回路はレジスタ100の出力データが分岐し、加算器102で再び合流する再収斂分岐構造を含んでいる。このため、加算器102の左右の入力は独立ではなく、任意のデータを設定することはできない。従来技術では、各演算器とマルチプレクサを対象としてテストを実行するため、それぞれの演算器とマルチプレクサに任意の入力データを印加し、出力応答を観測できるように論理を追加する。
図20では図14の論理回路のうち、muxC3,add1,muxC3,sub,add2を一つのテスト単位階層122として2データ入力1データ出力の演算器で表している。テスト単位階層122は、スルー機能の実現のためにテスト用制御入力124を備える。スルー機能の実現例として、図21に右側スルー機能、図22に左側スルー機能を付加した例を示す。いずれもTC1=1でスルー状態である。
テスト時間=テストパターン数×テストプラン長÷テストクロック周波数
で計算されるため、テストプラン長の増減はテスト時間の増減につながる。
実施形態3
表5に、図26に示す、GCD(最大公約数)を求める回路のデータパスの各組合せ回路要素毎のテストプランを示す。なお、図26の回路において、テスト容易化設計により、sub.1の出力にセレクタが追加されている。表6は表5で示したテストプランを3つのグループに分割し、それぞれのグループで生成した圧縮テストプラン表を示す。テストプランのグループ化および圧縮についての詳細は、特願2001−356511号に記載されている。
実施形態4
従来技術ではテストコントローラのTPGについて機能のみが定義されており、TPGのアーキテクチャに関する説明は一切ない。TPGはテストプランまたは圧縮テストプラン表の現在時刻を状態で表し、各テストプラン(圧縮テストプラン表)毎にデータパスの制御信号に与える論理値をデコードして出力する機能を有する。テストプラン数(圧縮テストプラン表数)の増加、テストプラン長(圧縮テストプラン表の長さ)の増加、データパスの制御信号数の増加を考えると、大規模なデータパスの場合、TPGのデコーダが爆発的に大きくなり、事実上論理合成が不可能になる。
実施形態5
特願2001−356511号において提案されたテストプランのグルーピング方法は、テスト長のみの最適化を考えたもので、実際に生成された圧縮テストプラン表の値をデータパスの制御信号に与えるためのテストコントローラの規模が膨大になる可能性がある。前述のTPGのアーキテクチャを採用したとしても、各デコーダの入出力数が膨大になり、論理合成不可能になる可能性もある。
(c2)c1k とcbk が共に0
(c3)c0k とc1k が0でかつcbk が1
テストプラン中の0,1,bの総数であるΣ(c0k +c1k +cbk )はそのテストプランに基いて出力される制御信号を生成する回路の規模に反映するものと考えられるが、上記の(c1),(c2),(c3)の条件が成立する制御信号ck については値を固定して良いから回路規模に影響を及ぼさない。そこでテストプランTi の密度DDTiを計算するにあたって、その様な制御信号Ck についてはδkiを0にすることにより加算から除外している。テストプランTi の密度DDTiはテストプランTi に従って制御信号を生成するデコーダの規模に反映すると考えられる。
Claims (1)
- データパスを構成する各回路要素について決定されたテストプランをグループ化してグループ毎に圧縮して得られた複数の圧縮テストプラン表を用いてデータパスのテスト時にデータパスの制御信号を生成するテストコントローラであって、
圧縮テストプラン表の実行開始時において、実行する圧縮テストプラン表を識別する圧縮テストプラン表識別子をデータパスの入力からロードして格納する圧縮テストプラン表IDレジスタと、
回路要素のテスト時に、その回路要素の制御入力に与えるべき制御値をデータパス入力からロードして格納するテストパターンレジスタと、
圧縮テストプラン表IDレジスタに格納されている圧縮テストプラン表識別子に従って決定される圧縮テストプラン表及び、テストパターンレジスタに格納されている制御値に基づいてテスト時のデータパスの制御信号を生成するテストプラン生成器と、
その入力が外部からのリセット信号およびテストプラン生成器の出力に接続されその出力がテストパターンレジスタの制御入力に接続され、外部からのリセット信号またはテストプラン生成器の出力に基づいて、テストパターンレジスタにデータパス入力から制御値をロードさせるロード信号を生成することによって、圧縮テストプラン表の実行開始時および実行途中において制御値のロードを可能にする論理和回路とを具備するテストコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006068162A JP4368355B2 (ja) | 2006-03-13 | 2006-03-13 | テストコントローラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006068162A JP4368355B2 (ja) | 2006-03-13 | 2006-03-13 | テストコントローラ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002332554A Division JP3805298B2 (ja) | 2002-11-15 | 2002-11-15 | 集積回路のテスト容易化設計方法および装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009106982A Division JP2009169976A (ja) | 2009-04-24 | 2009-04-24 | 集積回路のテスト容易化設計方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006228238A JP2006228238A (ja) | 2006-08-31 |
JP4368355B2 true JP4368355B2 (ja) | 2009-11-18 |
Family
ID=36989499
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006068162A Expired - Fee Related JP4368355B2 (ja) | 2006-03-13 | 2006-03-13 | テストコントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4368355B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116052753B (zh) * | 2023-03-03 | 2023-08-18 | 长鑫存储技术有限公司 | 存储器 |
-
2006
- 2006-03-13 JP JP2006068162A patent/JP4368355B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006228238A (ja) | 2006-08-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5748497A (en) | System and method for improving fault coverage of an electric circuit | |
US7082559B2 (en) | Semiconductor integrated circuit device and test method thereof | |
US20040177299A1 (en) | Scalable scan-path test point insertion technique | |
Abramovici et al. | Satisfiability on reconfigurable hardware | |
JP2001014298A (ja) | 合成及びレイアウトのオーバーヘッドが少ないsatソルバー・アーキテクチャーを得るための方法及び装置 | |
US20070011543A1 (en) | Test pattern generation method | |
Sarfert et al. | A hierarchical test pattern generation system based on high-level primitives | |
US7266746B2 (en) | Device and method for testing integrated circuit | |
Stroele et al. | Hardware-optimal test register insertion | |
JP2007155339A (ja) | 変換装置、変換方法、変換方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体 | |
US5802075A (en) | Distributed test pattern generation | |
US6625799B2 (en) | Technology mapping method and storage medium | |
JP4368355B2 (ja) | テストコントローラ | |
JP3805298B2 (ja) | 集積回路のテスト容易化設計方法および装置 | |
JP3961006B2 (ja) | 集積回路のテスト容易化設計方法および装置 | |
Roig et al. | Automatic generation of synchronous test patterns for asynchronous circuits | |
JP3803283B2 (ja) | 集積回路のテストのための圧縮テストプランの生成、テスト系列生成およびテスト | |
JP2009169976A (ja) | 集積回路のテスト容易化設計方法および装置 | |
Lin et al. | Test-point insertion: Scan paths through functional logic | |
JPH10143550A (ja) | テスト考慮論理合成システム | |
Kocan et al. | ATPG for combinational circuits on configurable hardware | |
Hosokawa et al. | Novel DFT strategies using full/partial scan designs and test point insertion to reduce test application time | |
JP3852335B2 (ja) | スキャンパス処理システム、スキャンパス処理方法、および、スキャンパス処理プログラム | |
JPH1183958A (ja) | テストパタン生成装置並びにテストパタン生成プログラムを記録した記録媒体 | |
JP2004302894A (ja) | 集積回路のテスト容易化設計 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070219 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080319 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080319 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090303 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090424 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090728 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090825 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |