JPH01297756A - データ転送制御装置 - Google Patents
データ転送制御装置Info
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- JPH01297756A JPH01297756A JP12911988A JP12911988A JPH01297756A JP H01297756 A JPH01297756 A JP H01297756A JP 12911988 A JP12911988 A JP 12911988A JP 12911988 A JP12911988 A JP 12911988A JP H01297756 A JPH01297756 A JP H01297756A
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- 239000000872 buffer Substances 0.000 claims abstract description 53
- 230000015654 memory Effects 0.000 claims abstract description 49
- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 7
- 230000003139 buffering effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明ではデータ転送制御装置に関し、特にホストコン
ピュータとハードディスク等の記録媒体との間のデータ
の授受をバッファメモリを介してＤＭＡ （タイレフ１
〜メモリアクセス）転送制御するデータ転送制御装置に
関するものである。
ピュータとハードディスク等の記録媒体との間のデータ
の授受をバッファメモリを介してＤＭＡ （タイレフ１
〜メモリアクセス）転送制御するデータ転送制御装置に
関するものである。
従来技術
従来のこの様なハードディスクのデータ転送制御の方式
としては、ボス１〜コンピユータからＨＤＤ（ハードデ
ィスクドライブ装置）に対してバッファメモリを介して
データ転送を行う場合、先ずポストコンピュータからバ
ッファメモリに対してデータ転送を実行し、それが完了
してからバッファメモリからＨＤ Ｄに対してデータ転
送を実行するシングルバッファリング方式がある。
としては、ボス１〜コンピユータからＨＤＤ（ハードデ
ィスクドライブ装置）に対してバッファメモリを介して
データ転送を行う場合、先ずポストコンピュータからバ
ッファメモリに対してデータ転送を実行し、それが完了
してからバッファメモリからＨＤ Ｄに対してデータ転
送を実行するシングルバッファリング方式がある。
また、他の方式として、バッファメモリを２つのブロッ
クに分離独立して使用し、ポストコンピュータから１の
バッファメモリへ、また他のバッファメモリから）（Ｄ
Ｄへ夫々独立したデータ転送を実行し、１のバッファメ
モリが一杯となりかつ他のバッファメモリが空になると
、バッファメモリを互いに切替え、ボス１〜コンピユー
タから他のバッファメモリへ、また１のバッファメモリ
からＨＤＤへ夫々データ転送を開始するようにし、この
動作を繰返して実行するタプルバッファリンク方式があ
る。
クに分離独立して使用し、ポストコンピュータから１の
バッファメモリへ、また他のバッファメモリから）（Ｄ
Ｄへ夫々独立したデータ転送を実行し、１のバッファメ
モリが一杯となりかつ他のバッファメモリが空になると
、バッファメモリを互いに切替え、ボス１〜コンピユー
タから他のバッファメモリへ、また１のバッファメモリ
からＨＤＤへ夫々データ転送を開始するようにし、この
動作を繰返して実行するタプルバッファリンク方式があ
る。
前者のシングルバッファリンク方式ては、片方向のデー
タ転送が完了しないと、他方向のデータ転送が実行でき
ないという欠点がある。後者のタプルバッファリンク方
式では、シンクルバッファリング方式に比較して効率の
良いデータ転送が行えるが、片方向のデータ転送が終了
して、他方向のデータ転送が終了しない限り、バッファ
メモリの切替えを行うことができず、よってデータ転送
の継続がてきないという欠点がある。
タ転送が完了しないと、他方向のデータ転送が実行でき
ないという欠点がある。後者のタプルバッファリンク方
式では、シンクルバッファリング方式に比較して効率の
良いデータ転送が行えるが、片方向のデータ転送が終了
して、他方向のデータ転送が終了しない限り、バッファ
メモリの切替えを行うことができず、よってデータ転送
の継続がてきないという欠点がある。
特に、このダブルバッファリンク方式では、ホス１〜コ
ンピユータ側と１−Ｉ Ｄ Ｄ側との両者のデータ転送
能力に著しい差がある場合は、非効率となるという欠点
を有している。
ンピユータ側と１−Ｉ Ｄ Ｄ側との両者のデータ転送
能力に著しい差がある場合は、非効率となるという欠点
を有している。
発明の目的
そこて、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、ホ
ストコンピュータとバッファメモリ、バッファメモリと
Ｊ（Ｄ Ｄとの間のデータ転送数のずれを適切な最小値
に維持しつつポストコンピュータ側とＨＤ Ｄ側とのデ
ータ転送能力の差を吸収して効率良い高速データ転送を
実現てきるデータ転送制御装置を提供することにある。
くなされたものであって、その目的とするところは、ホ
ストコンピュータとバッファメモリ、バッファメモリと
Ｊ（Ｄ Ｄとの間のデータ転送数のずれを適切な最小値
に維持しつつポストコンピュータ側とＨＤ Ｄ側とのデ
ータ転送能力の差を吸収して効率良い高速データ転送を
実現てきるデータ転送制御装置を提供することにある。
発明の構成
本発明によれば、ボス１〜コンピユータと記録媒体との
間のデータ転送をバッファメモリを介してなすようにし
たデータ処理システムにおけるデータ転送制御装置であ
って、前記バッファメモリ内の残データ数を計数する計
数手段と、前記残データ数が零のとき前記バッファメモ
リからのデータ送出を停止し、前記残データ数が予め定
められた値に達したときに前記バッファメモリからのデ
ータ送出を開始する転送制御手段とを含むことを特徴と
するデータ転送制御装置が得られる。
間のデータ転送をバッファメモリを介してなすようにし
たデータ処理システムにおけるデータ転送制御装置であ
って、前記バッファメモリ内の残データ数を計数する計
数手段と、前記残データ数が零のとき前記バッファメモ
リからのデータ送出を停止し、前記残データ数が予め定
められた値に達したときに前記バッファメモリからのデ
ータ送出を開始する転送制御手段とを含むことを特徴と
するデータ転送制御装置が得られる。
実施例
以下に図面を用いて本発明の詳細な説明する。
図は本発明の実施例のブロック図である。ホス）へコン
ピュータ１とトＩＤＣ（ハードディスクコン１−ローラ
）２との間にはバッファメモリ３が設けられており、両
者間のデータの授受はこのバッファメモリ３を介して行
われる。ＨＤ Ｃ２はＨＤＤ４に対するデータの書込み
読出しを制御するコン１−ローラである。
ピュータ１とトＩＤＣ（ハードディスクコン１−ローラ
）２との間にはバッファメモリ３が設けられており、両
者間のデータの授受はこのバッファメモリ３を介して行
われる。ＨＤ Ｃ２はＨＤＤ４に対するデータの書込み
読出しを制御するコン１−ローラである。
ポストコンピュータ１とＩ−Ｉ Ｄ Ｃ２との間のデー
タ授受の制御はＤＭＡ制御部５により行われるものであ
り、このＤＭＡ制御部５の制御動作を、データ制御部６
により行うようになっている。このデータ制御部６はバ
ッファメモリ３内の残データ数をカウントするだめのア
ップタウンカウンタ７と、予め定められた値を保持する
レジスタ８と、このレジスタ８の値とアップタウンカウ
ンタ７のカウント値とを比較して両者が一致したときに
データ転送開始信号２１を生成する比較器９と、アップ
タウンカウンタ７のアップ及びタウンカラン１〜指令２
２．２３をＤＭＡ制御部５がらの指示２４により生成す
るアップダウン信号生成回路１゜とを含んでいる。
タ授受の制御はＤＭＡ制御部５により行われるものであ
り、このＤＭＡ制御部５の制御動作を、データ制御部６
により行うようになっている。このデータ制御部６はバ
ッファメモリ３内の残データ数をカウントするだめのア
ップタウンカウンタ７と、予め定められた値を保持する
レジスタ８と、このレジスタ８の値とアップタウンカウ
ンタ７のカウント値とを比較して両者が一致したときに
データ転送開始信号２１を生成する比較器９と、アップ
タウンカウンタ７のアップ及びタウンカラン１〜指令２
２．２３をＤＭＡ制御部５がらの指示２４により生成す
るアップダウン信号生成回路１゜とを含んでいる。
アップタウンカウンタ７が零を示すときに生成される桁
借り（ポロー）信号２５を１人力とするアントゲ−１〜
１１が設けられており、このアントゲ−１へ１１の他人
力にはＨＤＣ２がらのＤＭＡリクエスＩ−信号２６が印
加されており、このゲート出力はＤＭＡ制御部５へ供給
されている。よって、カウンタ７からの桁借り信号２５
が発生されると、アントゲ−１〜１１はＨＤ Ｃ２から
のＤＭＡリクエス１−信号２６をマスクして、バッファ
メモリ３がちのデータ転送を停止させる楳動作する。
借り（ポロー）信号２５を１人力とするアントゲ−１〜
１１が設けられており、このアントゲ−１へ１１の他人
力にはＨＤＣ２がらのＤＭＡリクエスＩ−信号２６が印
加されており、このゲート出力はＤＭＡ制御部５へ供給
されている。よって、カウンタ７からの桁借り信号２５
が発生されると、アントゲ−１〜１１はＨＤ Ｃ２から
のＤＭＡリクエス１−信号２６をマスクして、バッファ
メモリ３がちのデータ転送を停止させる楳動作する。
このＤＭＡリクエス１〜信号２６のマスク状態の解除は
、レジスタ８に設定された値に再度パフアメモリ３内の
残データ数が達してデータ転送開始信号２１か比較器９
から発生されることによりなされる。
、レジスタ８に設定された値に再度パフアメモリ３内の
残データ数が達してデータ転送開始信号２１か比較器９
から発生されることによりなされる。
ボス１〜コンピユータ１とバッファメモリ３との間のデ
ータ転送要求は、ＤＭＡ制御部５へのＤＭＡリクエス１
へ信号２６ｔこよりなされる。
ータ転送要求は、ＤＭＡ制御部５へのＤＭＡリクエス１
へ信号２６ｔこよりなされる。
以下に本発明の実施例の動作について説明する。
データの転送方向はポストコンピュータ１からＨＤＣ２
への方向としてライト動作の場合について述べることに
する。先ず最初に、レジスタ８に予め定められた所定値
を設定する。この設定された値はホス１へコンピュータ
側と１−Ｉ Ｄ Ｃ側のデータ転送能力の差分を吸収す
るに充分な値とされるものとする。
への方向としてライト動作の場合について述べることに
する。先ず最初に、レジスタ８に予め定められた所定値
を設定する。この設定された値はホス１へコンピュータ
側と１−Ｉ Ｄ Ｃ側のデータ転送能力の差分を吸収す
るに充分な値とされるものとする。
レジスタ８への所定値の設定がなされると、ポストコン
ピュータ１からバッファメモリ３へのデータ転送が開始
され、このときのデータ転送数がアップタウンカウンタ
７にてカウントされるか、アップダウン信号生成回路１
０からはバッファメモリへの転送データが１セクタ分と
なったときにアップ指令信号２２が出力されるようにな
っている。この転送データ数（バッファメモリ内の蓄積
データ数）かレジスタ８内に設定されている所定値と等
しいセクタ数となったとき、比較器９から始めてデータ
転送開始信号２１か発生される。
ピュータ１からバッファメモリ３へのデータ転送が開始
され、このときのデータ転送数がアップタウンカウンタ
７にてカウントされるか、アップダウン信号生成回路１
０からはバッファメモリへの転送データが１セクタ分と
なったときにアップ指令信号２２が出力されるようにな
っている。この転送データ数（バッファメモリ内の蓄積
データ数）かレジスタ８内に設定されている所定値と等
しいセクタ数となったとき、比較器９から始めてデータ
転送開始信号２１か発生される。
この信号２１に応答して、ＤＭＡ制御部５はバッファメ
モリ３からＨＤ Ｃ２へのデータ転送を開始することに
なる。以後、ホストコンピュータからバッファメモリへ
、またバッファメモリから１１ＤＣへ夫々ＤＭＡ転送が
同時に実行される。また、バッファメモリからＨＤＣへ
のデータ転送数が１セクタ分になると、アップタウンカ
ウンタ生成回路１０からタウン指令信号２３が出力され
ると共に、ホス１〜コンピユータからバッファメモリへ
のデータ転送数が１セクタ分になると、アップ指令信号
２２が出力される。よって、カウンタ７はバッファメモ
リ３内の現在の残データ数（セクタ単位）を表わしてい
ることになる。
モリ３からＨＤ Ｃ２へのデータ転送を開始することに
なる。以後、ホストコンピュータからバッファメモリへ
、またバッファメモリから１１ＤＣへ夫々ＤＭＡ転送が
同時に実行される。また、バッファメモリからＨＤＣへ
のデータ転送数が１セクタ分になると、アップタウンカ
ウンタ生成回路１０からタウン指令信号２３が出力され
ると共に、ホス１〜コンピユータからバッファメモリへ
のデータ転送数が１セクタ分になると、アップ指令信号
２２が出力される。よって、カウンタ７はバッファメモ
リ３内の現在の残データ数（セクタ単位）を表わしてい
ることになる。
ここて、Ｉ Ｄ Ｃへ書込むべきデータは、バッファメ
モリからｌ−Ｉ Ｄ Ｃへ読取られるよりも以前にポス
トコンピュータからバッファメモリへデータが転送され
ている必要がある。このとき、ホス１〜コンピユータ側
に対してＨＤ Ｃｌｊ！＋１の方がデータ転送能力が大
であれは、バッファメモリ内の残データ数が零となった
時に、バッファメモリ３からＨＤＣへのデータ転送を停
止させる必要がある。
モリからｌ−Ｉ Ｄ Ｃへ読取られるよりも以前にポス
トコンピュータからバッファメモリへデータが転送され
ている必要がある。このとき、ホス１〜コンピユータ側
に対してＨＤ Ｃｌｊ！＋１の方がデータ転送能力が大
であれは、バッファメモリ内の残データ数が零となった
時に、バッファメモリ３からＨＤＣへのデータ転送を停
止させる必要がある。
そこで、カウンタ７の内容が零を示し、桁借り信号２５
が発生されたタイミングにて、ＨＤＣ２からのＤＭＡリ
クエスト信号２６をアンドゲート１１にてマスクしてい
るのである。その間ポストコンピュータ側からバッファ
メモリへのデータ転送が進んで、カウンタ７の内容が所
定値に達すると、再び比較器９からデータ転送開始信号
２１が出力されることから、ＤＭＡリクエス１〜信号２
６のマスク状態は解除される。よって、再度、バッファ
メモリ３からＩ Ｄ Ｃ２へのデータ転送が開始される
ことになる。
が発生されたタイミングにて、ＨＤＣ２からのＤＭＡリ
クエスト信号２６をアンドゲート１１にてマスクしてい
るのである。その間ポストコンピュータ側からバッファ
メモリへのデータ転送が進んで、カウンタ７の内容が所
定値に達すると、再び比較器９からデータ転送開始信号
２１が出力されることから、ＤＭＡリクエス１〜信号２
６のマスク状態は解除される。よって、再度、バッファ
メモリ３からＩ Ｄ Ｃ２へのデータ転送が開始される
ことになる。
以上の動作が繰返されることにより、最終的にカウンタ
７の内容が零となるまでホストコンピュータからＩ−Ｉ
ＤＣ（ＨＤＤでもある）への規定のデータ転送が全て終
了することになる。
７の内容が零となるまでホストコンピュータからＩ−Ｉ
ＤＣ（ＨＤＤでもある）への規定のデータ転送が全て終
了することになる。
こうすることにより、ポストコンピュータ側とＨＤＣ側
とのデータ転送能力（こ大きなずれがあっても、レジス
タ８に予め設定された値以下の小なる適切なデータ転送
数のずれがあるものとして処理することができるので、
データ転送効率が良好となるのである。
とのデータ転送能力（こ大きなずれがあっても、レジス
タ８に予め設定された値以下の小なる適切なデータ転送
数のずれがあるものとして処理することができるので、
データ転送効率が良好となるのである。
ＨＤＣ側からポストコンピュータ側へデータ転送するリ
ード動作の場合も同様に適用されるがこの場合、ＨＤＣ
からバッファメモリへのデータ転遂時にカウンタのアッ
プ指令信号を生成し、バッファメモリからホスｌ−コン
ピュータへのデータ転送時にタウン指令信号を生成する
ようにすれは良いことになる。
ード動作の場合も同様に適用されるがこの場合、ＨＤＣ
からバッファメモリへのデータ転遂時にカウンタのアッ
プ指令信号を生成し、バッファメモリからホスｌ−コン
ピュータへのデータ転送時にタウン指令信号を生成する
ようにすれは良いことになる。
発明の効果
軟土の如く、本発明によれば、ポストコンピュータ側と
ＨＤＣ側とのデータ転送能力の差か著しく大であっても
、単に一個のバッファメモリを用いるのみで、効率的な
データ転送が可能となるという効果がある。
ＨＤＣ側とのデータ転送能力の差か著しく大であっても
、単に一個のバッファメモリを用いるのみで、効率的な
データ転送が可能となるという効果がある。
図は本発明の実施例のブロック図である。
主要部分の符号の説明
１・・・・・・ホストコンピュータ
２・・・・・・ＩＤＣ（ハードディスクコン１−ローラ
）３・・・・・・バッファメモリ ４・・・・・・ＨＤＤ （ハードディスクドライブ装置
）５・・・・・・ＤＭＡ制御部 ７・・・・・・アップタウンカウンタ ８・・・・・・レジスタ ＝ １０− ９・・・・・・比較器
）３・・・・・・バッファメモリ ４・・・・・・ＨＤＤ （ハードディスクドライブ装置
）５・・・・・・ＤＭＡ制御部 ７・・・・・・アップタウンカウンタ ８・・・・・・レジスタ ＝ １０− ９・・・・・・比較器
Claims (1)
- （１）ホストコンピュータと記録媒体との間のデータ転
送をバッファメモリを介してなすようにしたデータ処理
システムにおけるデータ転送制御装置であって、前記バ
ッファメモリ内の残データ数を計数する計数手段と、前
記残データ数が零のとき前記バッファメモリからのデー
タ送出を停止し、前記残データ数が予め定められた値に
達したときに前記バッファメモリからのデータ送出を開
始する転送制御手段とを含むことを特徴とするデータ転
送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12911988A JPH01297756A (ja) | 1988-05-26 | 1988-05-26 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12911988A JPH01297756A (ja) | 1988-05-26 | 1988-05-26 | データ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01297756A true JPH01297756A (ja) | 1989-11-30 |
Family
ID=15001542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12911988A Pending JPH01297756A (ja) | 1988-05-26 | 1988-05-26 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01297756A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290150A (ja) * | 1990-11-30 | 1992-10-14 | Internatl Business Mach Corp <Ibm> | Ｆｉｆｏバッファの制御装置及び制御方法並びにデータ転送を制御する装置 |
| KR100440970B1 (ko) * | 2002-07-11 | 2004-07-21 | 삼성전자주식회사 | 데이터 전송을 조기에 종료하는 장치 및 방법 |
| JP2012242875A (ja) * | 2011-05-16 | 2012-12-10 | Sharp Corp | Ｄｍａ制御装置、画像形成装置、および、ｄｍａ制御方法 |
-
1988
- 1988-05-26 JP JP12911988A patent/JPH01297756A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290150A (ja) * | 1990-11-30 | 1992-10-14 | Internatl Business Mach Corp <Ibm> | Ｆｉｆｏバッファの制御装置及び制御方法並びにデータ転送を制御する装置 |
| KR100440970B1 (ko) * | 2002-07-11 | 2004-07-21 | 삼성전자주식회사 | 데이터 전송을 조기에 종료하는 장치 및 방법 |
| JP2012242875A (ja) * | 2011-05-16 | 2012-12-10 | Sharp Corp | Ｄｍａ制御装置、画像形成装置、および、ｄｍａ制御方法 |
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