JPS6010661B2 - 誤り検査方式 - Google Patents
誤り検査方式Info
- Publication number
- JPS6010661B2 JPS6010661B2 JP53130150A JP13015078A JPS6010661B2 JP S6010661 B2 JPS6010661 B2 JP S6010661B2 JP 53130150 A JP53130150 A JP 53130150A JP 13015078 A JP13015078 A JP 13015078A JP S6010661 B2 JPS6010661 B2 JP S6010661B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- bits
- error
- bit error
- check
- Prior art date
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- Tests Of Electronic Circuits (AREA)
- Detection And Correction Of Errors (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、電子計算機における記憶装置の読み書きデー
タなどに用いられる誤り検査方式に関するものである。
タなどに用いられる誤り検査方式に関するものである。
半導体メモリを使用する場合に欠かせない一つに信頼度
の問題があり、通常、1ビット誤り訂正・2ビット誤り
検出を行う誤り訂正コードを使用して信頼度の向上を図
つている。一般に半導体メモリは、一つの故障単位が1
チップと云うように、1ビット不良に比較的限定される
ことが多く、上記誤り訂正コードによる1ビット誤り訂
正の効果は非常に大きい。以下、1ビット譲りを検出し
訂正するコードとしてハミングコードを例にとって従来
の誤り検査方式を説明する。いま、原情報(単語)の桁
数をmビット、その検査ビットをkビットとすると、k
ビットの検査数は(m+k)桁のビットのいずれも識別
するか、誤りが起っていないことを示すに十分なように
、十分多くの検査ビットが用いられなければならない。
の問題があり、通常、1ビット誤り訂正・2ビット誤り
検出を行う誤り訂正コードを使用して信頼度の向上を図
つている。一般に半導体メモリは、一つの故障単位が1
チップと云うように、1ビット不良に比較的限定される
ことが多く、上記誤り訂正コードによる1ビット誤り訂
正の効果は非常に大きい。以下、1ビット譲りを検出し
訂正するコードとしてハミングコードを例にとって従来
の誤り検査方式を説明する。いま、原情報(単語)の桁
数をmビット、その検査ビットをkビットとすると、k
ビットの検査数は(m+k)桁のビットのいずれも識別
するか、誤りが起っていないことを示すに十分なように
、十分多くの検査ビットが用いられなければならない。
kビット数は2kの異なった状態を表わすことができる
から、2k/2m+k+1 …
【1’でなければならない。
から、2k/2m+k+1 …
【1’でなければならない。
コードの中での(m十k)ビットは下の桁から1〜(m
+k)の番号がつけてある。
+k)の番号がつけてある。
kビットの検査ビットはPo,P.,P2,…Pk‐,
と名付けられ、それぞれ番号1,2,4,・・・21‐
1の桁のビットに挿入される。他のmビットは検査ビッ
トの間に任意の順番に挿入されている。こ)で、検査ビ
ットPo,P,,P2,・・・…Pk‐,は単語中のし
かるべき桁のどットの寄偶検査として働くような具合に
選ばれている。例えば、Poは各単語のビットの桁1,
3,5,7,・・・・・・の中の“1”の数が偶数とな
るように選ばれる。P,は各単語のビットの桁2,3,
6,7,・・・・・・の中で“1”の数が偶数となるよ
うに選ばれる。同様に、P2は桁4,5,6,7,12
,131も15,20,……,P3は桁8,9,10,
11,12,131415 24,25 ……の中で“
1”の数が偶数となるように選ばれる。タ ー方、2ビ
ット誤り検出のためにはさらに1ビットの検査ビットを
付加しなければならない。したがって、全検査ビット数
Kはk+1となり、‘1’式は、2k‐12m十k
…■となる。
と名付けられ、それぞれ番号1,2,4,・・・21‐
1の桁のビットに挿入される。他のmビットは検査ビッ
トの間に任意の順番に挿入されている。こ)で、検査ビ
ットPo,P,,P2,・・・…Pk‐,は単語中のし
かるべき桁のどットの寄偶検査として働くような具合に
選ばれている。例えば、Poは各単語のビットの桁1,
3,5,7,・・・・・・の中の“1”の数が偶数とな
るように選ばれる。P,は各単語のビットの桁2,3,
6,7,・・・・・・の中で“1”の数が偶数となるよ
うに選ばれる。同様に、P2は桁4,5,6,7,12
,131も15,20,……,P3は桁8,9,10,
11,12,131415 24,25 ……の中で“
1”の数が偶数となるように選ばれる。タ ー方、2ビ
ット誤り検出のためにはさらに1ビットの検査ビットを
付加しなければならない。したがって、全検査ビット数
Kはk+1となり、‘1’式は、2k‐12m十k
…■となる。
mの種々の値に対して必要なkとKの値は第1表に示す
通りである。第1表 これを具体的に説明する。
通りである。第1表 これを具体的に説明する。
いま、説明を簡単にするためm=4ビットとすると、ビ
ット誤り訂正・2ビット誤り検出用検査ビットとしての
冗長ビットKは、1ビット誤り訂正用として3ビット、
2ビット誤り検出用として1ビットの計4ビットが必要
になることがわかる。したがって、2ビット誤り検出用
検査ビットの働きは、単語ビットの桁の1,2,3,・
・・,8中の“1”の数が偶数となるように選ばれる。
第1図は上述の法則から導かれた8ビットのチェックパ
ターンである。
ット誤り訂正・2ビット誤り検出用検査ビットとしての
冗長ビットKは、1ビット誤り訂正用として3ビット、
2ビット誤り検出用として1ビットの計4ビットが必要
になることがわかる。したがって、2ビット誤り検出用
検査ビットの働きは、単語ビットの桁の1,2,3,・
・・,8中の“1”の数が偶数となるように選ばれる。
第1図は上述の法則から導かれた8ビットのチェックパ
ターンである。
4つの検査ビットはP。
,P,,P2,P3と命名され、ビットの桁1,2,4
,8に挿入される。A,B,C,Dは残った桁に挿入さ
れる。誤りの検出と訂正操作はシンドロームビツトによ
って行われ、Co,C,,C2,C3で表示される。こ
のシンドロームビツトはそれぞれのビットCo〜C3に
与えられた桁の奇隅検査結果によって決まる。また、シ
ンドロームビツトCo〜C3の桁を検査ビットPo〜P
3に対応づけて1,2,4,8と云うようにすると、第
1図に示す付号に与えられたメッセージコードによって
識別され訂正することができる。第1図において、上記
の検査結果、Co〜C3の行がすべての偶数(以下“0
”と表わす)であれば全メッセージには誤りがないとし
、Co〜C3のいずれかが奇数(以下“1”と表わす)
であれば何らかの誤りが生じたものと考えられる。
,8に挿入される。A,B,C,Dは残った桁に挿入さ
れる。誤りの検出と訂正操作はシンドロームビツトによ
って行われ、Co,C,,C2,C3で表示される。こ
のシンドロームビツトはそれぞれのビットCo〜C3に
与えられた桁の奇隅検査結果によって決まる。また、シ
ンドロームビツトCo〜C3の桁を検査ビットPo〜P
3に対応づけて1,2,4,8と云うようにすると、第
1図に示す付号に与えられたメッセージコードによって
識別され訂正することができる。第1図において、上記
の検査結果、Co〜C3の行がすべての偶数(以下“0
”と表わす)であれば全メッセージには誤りがないとし
、Co〜C3のいずれかが奇数(以下“1”と表わす)
であれば何らかの誤りが生じたものと考えられる。
いま「C3が“1”の場合は全メッセージのうち誤りビ
ットが奇数個あることを示し、Co〜C2のコードにし
たがって誤った桁がわかり、訂正することができる。ま
た、C3が“0”の場合でCo〜C2のいずれかに11
1”があれば多数ビットの誤りと判断し検出することが
できる。以上、従釆の誤り検査方式について説明したが
、これには1ビット誤りとビット誤りの区別がつかない
ことがあり、3ビット誤りでも1ビット譲りと判断し誤
って訂正してしまうこと、又、4ビット誤りのように偶
数ビット誤りを誤りなしとして判断されてしまうこと等
の問題がある。
ットが奇数個あることを示し、Co〜C2のコードにし
たがって誤った桁がわかり、訂正することができる。ま
た、C3が“0”の場合でCo〜C2のいずれかに11
1”があれば多数ビットの誤りと判断し検出することが
できる。以上、従釆の誤り検査方式について説明したが
、これには1ビット誤りとビット誤りの区別がつかない
ことがあり、3ビット誤りでも1ビット譲りと判断し誤
って訂正してしまうこと、又、4ビット誤りのように偶
数ビット誤りを誤りなしとして判断されてしまうこと等
の問題がある。
この誤った訂正および非検出の問題を第1図のチェック
パターンを利用して説明する。いま、問題の3ビットが
正しく検出できるかを見ると、任意の3ビット誤りを選
ぶ意味で桁1,2,3が同時に誤った場合に、偶数パリ
ティの意味からCo〜C3はC3のみが変化することに
なり、P3の誤りと表示され、P3の1ビット不良とな
る。これは、あたかもP3の誤りと誤判断し訂正してし
まい、桁1,2,3の3ビット誤り検出にならないこと
を示す。又、4ビット誤りについても任意の4ビット誤
りを桁4,5,6,7とすると、Co〜C3の奇隅検査
結果は変化がなく、結局誤りが検出できないことになる
。ところで、近年、半導体メモリの製造技術が急激に向
上し、1チップ当りの記憶容量は増加の一途にある。
パターンを利用して説明する。いま、問題の3ビットが
正しく検出できるかを見ると、任意の3ビット誤りを選
ぶ意味で桁1,2,3が同時に誤った場合に、偶数パリ
ティの意味からCo〜C3はC3のみが変化することに
なり、P3の誤りと表示され、P3の1ビット不良とな
る。これは、あたかもP3の誤りと誤判断し訂正してし
まい、桁1,2,3の3ビット誤り検出にならないこと
を示す。又、4ビット誤りについても任意の4ビット誤
りを桁4,5,6,7とすると、Co〜C3の奇隅検査
結果は変化がなく、結局誤りが検出できないことになる
。ところで、近年、半導体メモリの製造技術が急激に向
上し、1チップ当りの記憶容量は増加の一途にある。
しかし、従来の誤り検出方式には上述のような問題があ
るため、今後半導体メモリとして大容量のメモリチップ
を開発するに当り、1チップ数ビット構成にふみきれな
い大きな理由の1つになっている。例えば、64Kb/
1チップが開発され、これが6必b/1ビットに構成さ
れているメモリチップとすると、装置のメモリ容量構成
は第2表に示すように増設メモリ単位が大きくなり、装
贋利用者側の要求に対する経済設計が困難となる。第2
表 Kb:キロピツト KB:キロバイト 本発明は上述の事情に鑑みなされたもので、冗長ビット
をふやさず3ビット誤りをビット誤りと区別して多数ビ
ット扱いとし、3ビット誤りも正しく検出できるように
した誤り検査方式を提供することにある。
るため、今後半導体メモリとして大容量のメモリチップ
を開発するに当り、1チップ数ビット構成にふみきれな
い大きな理由の1つになっている。例えば、64Kb/
1チップが開発され、これが6必b/1ビットに構成さ
れているメモリチップとすると、装置のメモリ容量構成
は第2表に示すように増設メモリ単位が大きくなり、装
贋利用者側の要求に対する経済設計が困難となる。第2
表 Kb:キロピツト KB:キロバイト 本発明は上述の事情に鑑みなされたもので、冗長ビット
をふやさず3ビット誤りをビット誤りと区別して多数ビ
ット扱いとし、3ビット誤りも正しく検出できるように
した誤り検査方式を提供することにある。
簡単に云えば、本発明は上記のような誤り発生がすべて
の組合せで起るものではなくメモリの実装系単位に起こ
ることに着目し、故障単位のそれぞれに与えられるチェ
ックパターンは同時に故障しても、全体としては間違え
た訂正あるいは非検出の問題が発生しないように組合せ
るようにしたものである。
の組合せで起るものではなくメモリの実装系単位に起こ
ることに着目し、故障単位のそれぞれに与えられるチェ
ックパターンは同時に故障しても、全体としては間違え
た訂正あるいは非検出の問題が発生しないように組合せ
るようにしたものである。
以下、本発明の一実施例について詳細に説明する。
J第2図は本発明によるチェッ
クパターンの一例で、2〜4ビット誤り検出を説明する
意味で72ビットの誤り訂正検出方式のチェックパター
ンを示したものである。このチェックパターンの特徴は
メッセージコードを4ビット単位に実装分割すればその
分割単位の誤りを検出することができることである。例
えば、ブロック“0びの4ビット誤りを考えると誤りコ
ードはC2,C5,C6,C7となり、このコ一ド‘こ
相当するメッセージコードは72ビットのどのビットに
も存在しないことがわかる。また、ブロック“0びの3
ビット誤りを考えると、第3図に示すように4つの組合
せがあり、その誤りコードもどのメッセージコードにも
属さないことがわかる。このようにしてブロック単位に
故障単位を限定し、そのブロック単位にコード割当てを
行えば、第1表に示す冗長ビット(8ビット)以外に冗
長ビットを増やすことなく1ビット誤り訂正2〜4ビッ
ト誤り検出が可能となる。第2図のチェックパターンは
一例であり、ブロック内の組合せおよびブロック外でも
下記に示す決まりを守れば他の組合せでも1ビット誤り
訂正2〜4ビット誤り検出が可能である。【a} 任意
の1ビット誤り検出・訂正が可能であること。
J第2図は本発明によるチェッ
クパターンの一例で、2〜4ビット誤り検出を説明する
意味で72ビットの誤り訂正検出方式のチェックパター
ンを示したものである。このチェックパターンの特徴は
メッセージコードを4ビット単位に実装分割すればその
分割単位の誤りを検出することができることである。例
えば、ブロック“0びの4ビット誤りを考えると誤りコ
ードはC2,C5,C6,C7となり、このコ一ド‘こ
相当するメッセージコードは72ビットのどのビットに
も存在しないことがわかる。また、ブロック“0びの3
ビット誤りを考えると、第3図に示すように4つの組合
せがあり、その誤りコードもどのメッセージコードにも
属さないことがわかる。このようにしてブロック単位に
故障単位を限定し、そのブロック単位にコード割当てを
行えば、第1表に示す冗長ビット(8ビット)以外に冗
長ビットを増やすことなく1ビット誤り訂正2〜4ビッ
ト誤り検出が可能となる。第2図のチェックパターンは
一例であり、ブロック内の組合せおよびブロック外でも
下記に示す決まりを守れば他の組合せでも1ビット誤り
訂正2〜4ビット誤り検出が可能である。【a} 任意
の1ビット誤り検出・訂正が可能であること。
‘bー 任意の2ビット誤り検出が可能であること。
(誤りがブロック単位であるから任意の2ビット誤りを
考える必要はないが、1ビット誤りは訂正され正常扱い
する場合に次の任意の1ビット誤りまで使用可能である
ことから、任意の2ビット誤り検出が必要である)‘c
ー 1ブロックが3ビット以上で構成され、そのブロッ
ク内の誤りですべての組合せが非検出および1ビットで
ない奇数誤りに該当しないこと。
考える必要はないが、1ビット誤りは訂正され正常扱い
する場合に次の任意の1ビット誤りまで使用可能である
ことから、任意の2ビット誤り検出が必要である)‘c
ー 1ブロックが3ビット以上で構成され、そのブロッ
ク内の誤りですべての組合せが非検出および1ビットで
ない奇数誤りに該当しないこと。
第4図は上記した条件を満足する組合せ方法の一例を説
明するための図で、説明を簡単にするため検査ビットと
して4ビットを選び、その4つのシンドロームピツトに
“1”のある数を0〜4のそれぞれの組合せについて行
ったものである。
明するための図で、説明を簡単にするため検査ビットと
して4ビットを選び、その4つのシンドロームピツトに
“1”のある数を0〜4のそれぞれの組合せについて行
ったものである。
即ち、第4図は4つのシンドロームビットの半分すなわ
ちCo,C,またはC2,C3に“1”が0個、1個、
2個の場合について、それぞれの組合せを表わしたもの
である。こ)で、4つのシンドロームピツトがすべて“
0”である組合せが1通り(これは誤りなしの情報とな
る)、4つのシンドロームビツトに‘‘1”が1個あり
、かつシンドロームビットの半分(Co,C.またはC
2,C3を示す)が“1”である組合せは4通りとなる
。
ちCo,C,またはC2,C3に“1”が0個、1個、
2個の場合について、それぞれの組合せを表わしたもの
である。こ)で、4つのシンドロームピツトがすべて“
0”である組合せが1通り(これは誤りなしの情報とな
る)、4つのシンドロームビツトに‘‘1”が1個あり
、かつシンドロームビットの半分(Co,C.またはC
2,C3を示す)が“1”である組合せは4通りとなる
。
また、4つのシンドロームビツトに“1”が2個あり、
かつシンドロームビットの半分が“0”である組合せは
2通り、シンドロームビットの半分に“1”が1個ある
組合せは4通りあることになる。このようにして4ビッ
トの組合せの中から1ビット訂正2ビット誤り検出に使
用できる8通りの組合せを選ぶと、第4図の中に大枠で
示す組合せがある。第5図はその場合のチェックパター
ンを示したもので、第1図に示すようにC3が全ての付
号に介入しなくても1ビット訂正2ビット誤り検出を行
うことができる。同様に原情報16ビットおよび64ビ
ットについて第6図および第7図に示す。
かつシンドロームビットの半分が“0”である組合せは
2通り、シンドロームビットの半分に“1”が1個ある
組合せは4通りあることになる。このようにして4ビッ
トの組合せの中から1ビット訂正2ビット誤り検出に使
用できる8通りの組合せを選ぶと、第4図の中に大枠で
示す組合せがある。第5図はその場合のチェックパター
ンを示したもので、第1図に示すようにC3が全ての付
号に介入しなくても1ビット訂正2ビット誤り検出を行
うことができる。同様に原情報16ビットおよび64ビ
ットについて第6図および第7図に示す。
第6図は検査ビット6個による組合せ数を示すもので、
陳情報16ビットに対して全メッセージコードは滋必要
であるから第6図の大枠で示す2G薫りの中から選ぶこ
とができる。また、第7図は検査ビット8個による組合
せ数を示すもので、陳情報64ビットに対しての全メッ
セージコードは72ビットであることから、5第7図の
大枠で示す組合せを使用することができる。先の第2図
に示すチェックパターンは、第7図に示す大枠内の組合
せから前記に示す条件【a’,‘b},{机こ従ってブ
ロック単位に発生する誤りが検出できるように絹合せた
ものである。0 第8図は本発明による誤り検査方式の
概略ブロック図を示したものである。
陳情報16ビットに対して全メッセージコードは滋必要
であるから第6図の大枠で示す2G薫りの中から選ぶこ
とができる。また、第7図は検査ビット8個による組合
せ数を示すもので、陳情報64ビットに対しての全メッ
セージコードは72ビットであることから、5第7図の
大枠で示す組合せを使用することができる。先の第2図
に示すチェックパターンは、第7図に示す大枠内の組合
せから前記に示す条件【a’,‘b},{机こ従ってブ
ロック単位に発生する誤りが検出できるように絹合せた
ものである。0 第8図は本発明による誤り検査方式の
概略ブロック図を示したものである。
便宜上、こ)では、全メッセージ情報は陳情報64ビッ
トとそれに付加される検査ビット8ビットの合計72ビ
ットからなり、チェックパターンは第2図に示す組合せ
をとるものとする。第8図において、64ビットからな
る原情報10は検査ビット生成回路11に入り、8ビッ
ト構成の1ビット誤り訂正・2ビット誤り検出用検査ビ
ット12が生成される。
トとそれに付加される検査ビット8ビットの合計72ビ
ットからなり、チェックパターンは第2図に示す組合せ
をとるものとする。第8図において、64ビットからな
る原情報10は検査ビット生成回路11に入り、8ビッ
ト構成の1ビット誤り訂正・2ビット誤り検出用検査ビ
ット12が生成される。
この検査ビット生成回路11で生成された検査ビット1
2は原情報10に付加され、72ビットの書込みデータ
として半導体メモリ13に書込まれる。半導体メモリ1
3は1チップから4ビットずつ同時に読み出されるにメ
モリ素子が18チップあり、上記72ビットのデータは
4ビットずつ18のブロックに分割されて各チップに記
憶されることになる。半導体メモリ13から読み出され
た72ビットのデータ14は1ビット誤り訂正・2ビッ
ト誤り検出回路15に与えられる。この誤り検出・訂正
回路15は検査回路16、誤り判別回路17、誤り訂正
回路18よりなる。検査回路16は議出しデータ14を
第2図の条件の下に検査してシンドロームピットCo〜
C7を生成する回路である。誤り判別回路17は検査回
路16で得られたシンドロームビットCo〜C7を取り
込み、それをもとにして半導体メモリー3から読み出さ
れたデータが正常か、1ビット誤りか、あるいは訂正不
可能な2ビット誤りであるかを判別する回路で、1ビッ
ト誤りの場合は該当メッセージビットを訂正するための
訂正指示信号19を出力し、2ビット誤りである場合は
誤り検出信号20を出力する。第2図で説明したように
、シンドロームビツトC。〜C7は、メッセージデータ
を4ビット/1ブロックとし、該1ブロック単・位に誤
りを起こしても正しく検出できる組合せとなっているた
め、誤り判別回路17は上記ブロック単位すなわちメモ
リチップ単位に3あるいは4ビットの誤りが起った場合
でも、2ビット誤りと同様に誤り検出信号20を出力す
る。誤り訂正回路18は排他的論理和回路で構成されて
おり、論出しデータ14が正常で訂正指示信号19が“
0”であれば、該当ビットをそのま)通し、訂正指示信
号19が“1”であれば該当ビットを反転させて出力す
る。第8図は故障対象ユニットを半導体メモリ素子とし
た例であるが、メモリ素子に対応したデータ系のゲート
またはレジスタなどでも同様ある。
2は原情報10に付加され、72ビットの書込みデータ
として半導体メモリ13に書込まれる。半導体メモリ1
3は1チップから4ビットずつ同時に読み出されるにメ
モリ素子が18チップあり、上記72ビットのデータは
4ビットずつ18のブロックに分割されて各チップに記
憶されることになる。半導体メモリ13から読み出され
た72ビットのデータ14は1ビット誤り訂正・2ビッ
ト誤り検出回路15に与えられる。この誤り検出・訂正
回路15は検査回路16、誤り判別回路17、誤り訂正
回路18よりなる。検査回路16は議出しデータ14を
第2図の条件の下に検査してシンドロームピットCo〜
C7を生成する回路である。誤り判別回路17は検査回
路16で得られたシンドロームビットCo〜C7を取り
込み、それをもとにして半導体メモリー3から読み出さ
れたデータが正常か、1ビット誤りか、あるいは訂正不
可能な2ビット誤りであるかを判別する回路で、1ビッ
ト誤りの場合は該当メッセージビットを訂正するための
訂正指示信号19を出力し、2ビット誤りである場合は
誤り検出信号20を出力する。第2図で説明したように
、シンドロームビツトC。〜C7は、メッセージデータ
を4ビット/1ブロックとし、該1ブロック単・位に誤
りを起こしても正しく検出できる組合せとなっているた
め、誤り判別回路17は上記ブロック単位すなわちメモ
リチップ単位に3あるいは4ビットの誤りが起った場合
でも、2ビット誤りと同様に誤り検出信号20を出力す
る。誤り訂正回路18は排他的論理和回路で構成されて
おり、論出しデータ14が正常で訂正指示信号19が“
0”であれば、該当ビットをそのま)通し、訂正指示信
号19が“1”であれば該当ビットを反転させて出力す
る。第8図は故障対象ユニットを半導体メモリ素子とし
た例であるが、メモリ素子に対応したデータ系のゲート
またはレジスタなどでも同様ある。
以上の説明から明らかなように、本発明におし、0ては
次の如き効果を得ることができる。1 故陣ブoツクに
対して、そのブロック内の誤りが検出でき、しかも他の
誤りと誤判断しないようなチェックパターンを用いて検
査していることから、新たに冗長ビットを追加しないで
も夕 3ビット以上の誤り検出が可能である。
次の如き効果を得ることができる。1 故陣ブoツクに
対して、そのブロック内の誤りが検出でき、しかも他の
誤りと誤判断しないようなチェックパターンを用いて検
査していることから、新たに冗長ビットを追加しないで
も夕 3ビット以上の誤り検出が可能である。
2 チェックパターンの組合せによって検出論理回路を
組むため、追加論理を必要とせず、信頼度を落さずに誤
り検出が可能である。
組むため、追加論理を必要とせず、信頼度を落さずに誤
り検出が可能である。
3 メモリ素子に限らずデータ系に使用されてい0 る
ゲートまたはレジスタなどでも同じように対応づければ
誤り検出が共用できる。
ゲートまたはレジスタなどでも同じように対応づければ
誤り検出が共用できる。
第1図は従来の誤り検査方式に用いるチェックパターン
の一例を示す図、第2図は本発明で用い夕るチェックパ
ターンの一例を示す図、第3図は第2図のチェックパタ
ーンにより3ビット誤りが検出できることを示す図、第
4図乃至第7図は本発明に用いるチェックパターンの他
の例を示す図、第8図は本発明による誤り検査方式の一
実施例を0示す図である。 11・・…・検査ビット生成回路、13・・・・・・被
検査ユニット、15・・・・・・1ビット誤り訂正,2
ビット誤り検出回路、16・・・・・・検査回路、17
・・…・誤り判別回路、18・・・・・・誤り訂正回路
。 第1図第2図 第3図 第4図 第5図 第6図 第7図 第8図
の一例を示す図、第2図は本発明で用い夕るチェックパ
ターンの一例を示す図、第3図は第2図のチェックパタ
ーンにより3ビット誤りが検出できることを示す図、第
4図乃至第7図は本発明に用いるチェックパターンの他
の例を示す図、第8図は本発明による誤り検査方式の一
実施例を0示す図である。 11・・…・検査ビット生成回路、13・・・・・・被
検査ユニット、15・・・・・・1ビット誤り訂正,2
ビット誤り検出回路、16・・・・・・検査回路、17
・・…・誤り判別回路、18・・・・・・誤り訂正回路
。 第1図第2図 第3図 第4図 第5図 第6図 第7図 第8図
Claims (1)
- 1 1ビツト誤り訂正・2ビツト誤り検出回路を用いた
誤り検査方式において、前記1ビツト誤り訂正・2ビツ
ト誤り検出回路で被検査情報の誤り訂正・検出を行うた
めのチエツクコード(シンドロームビツト)として、前
記被検査情報を1ブロツクがnビツト(n≧3)以上の
複数のブロツクに分割し、該ブロツク単位に2ビツト以
上の誤りを起こしても正しく検出できるような組合せの
パターンを用い、前記1ビツト誤り訂正・2ビツト誤り
検出回路で前記ブロツク単位に1ビツト誤り訂正・2ビ
ツト以上誤り検出を行うことを特徴とした誤り検査方式
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53130150A JPS6010661B2 (ja) | 1978-10-23 | 1978-10-23 | 誤り検査方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53130150A JPS6010661B2 (ja) | 1978-10-23 | 1978-10-23 | 誤り検査方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5557161A JPS5557161A (en) | 1980-04-26 |
JPS6010661B2 true JPS6010661B2 (ja) | 1985-03-19 |
Family
ID=15027167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53130150A Expired JPS6010661B2 (ja) | 1978-10-23 | 1978-10-23 | 誤り検査方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6010661B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5878241A (ja) * | 1981-11-04 | 1983-05-11 | Nippon Telegr & Teleph Corp <Ntt> | 符号化デ−タの誤り検出訂正方式 |
JP2820124B2 (ja) * | 1996-06-27 | 1998-11-05 | 日本電気株式会社 | 主記憶装置 |
-
1978
- 1978-10-23 JP JP53130150A patent/JPS6010661B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5557161A (en) | 1980-04-26 |
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