JPH01283593A - 表示メモリのアクセス方式 - Google Patents
表示メモリのアクセス方式Info
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- JPH01283593A JPH01283593A JP63113173A JP11317388A JPH01283593A JP H01283593 A JPH01283593 A JP H01283593A JP 63113173 A JP63113173 A JP 63113173A JP 11317388 A JP11317388 A JP 11317388A JP H01283593 A JPH01283593 A JP H01283593A
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- 239000003086 colorant Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 4
- 230000008859 change Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 125000001246 bromo group Chemical group Br* 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
発明の効果
〔(既要〕
カラーディスプレイ装置の色彩を変更する際に表示メモ
リに対するアクセスを一回の書込み動作で完了させる表
示メモリのアクセス方式に関し、処理時間の短縮と処理
プログラムの簡易化を行うことを目的とし、 複数のプレーンで構成された表示メモリを使用するカラ
ーディスプレイ装置で、プロセッサがデータバスに送出
する複数のビットを、表示メモリの各プレーンに夫々個
別に書込む順序に従って、1ピントずつ順次選択する第
1の切替手段と、プロセッサが送出するデータを各プレ
ーンに並列に送出するか、、第1の切替手段の出力を各
プレーンに並列に送出するか切替える第2の切替手段と
、プロセッサが送出するアドレスを解析し、第1の切替
手段に切替信号を送出すると共に、表示メモリの各プレ
ーンにプロセッサが送出するデータを書込む順序に従っ
て、プレーン毎にイネーブルとするRAM制御回路とを
設け、一つの画素の色彩を変更する場合、第2の切替手
段を第1の切替手段の出力側に切替えた後、画素に対応
する表示メモリの各プレーン上の同一アドレスに対し、
同一書込みザイクル内で、データを書込む順序により各
プレーンを夫々イネーブルとし、第1の切替手段を順次
切替え、データバス上の複数ビットを各プレーンに1ビ
ットずつ順次書込む構成とする。
リに対するアクセスを一回の書込み動作で完了させる表
示メモリのアクセス方式に関し、処理時間の短縮と処理
プログラムの簡易化を行うことを目的とし、 複数のプレーンで構成された表示メモリを使用するカラ
ーディスプレイ装置で、プロセッサがデータバスに送出
する複数のビットを、表示メモリの各プレーンに夫々個
別に書込む順序に従って、1ピントずつ順次選択する第
1の切替手段と、プロセッサが送出するデータを各プレ
ーンに並列に送出するか、、第1の切替手段の出力を各
プレーンに並列に送出するか切替える第2の切替手段と
、プロセッサが送出するアドレスを解析し、第1の切替
手段に切替信号を送出すると共に、表示メモリの各プレ
ーンにプロセッサが送出するデータを書込む順序に従っ
て、プレーン毎にイネーブルとするRAM制御回路とを
設け、一つの画素の色彩を変更する場合、第2の切替手
段を第1の切替手段の出力側に切替えた後、画素に対応
する表示メモリの各プレーン上の同一アドレスに対し、
同一書込みザイクル内で、データを書込む順序により各
プレーンを夫々イネーブルとし、第1の切替手段を順次
切替え、データバス上の複数ビットを各プレーンに1ビ
ットずつ順次書込む構成とする。
本発明は複数のプレーンで構成された表示メモリを使用
し、該プレーンの数に対応する数のビットの組合わせで
定まる階調で色彩を変化させるカラーディスプレイ装置
に係り、特に色彩を変更する際に該表示メモリに対する
アクセスを一回の書込み動作で完了させることを可能と
する表示メモリのアクセス方式に関する。
し、該プレーンの数に対応する数のビットの組合わせで
定まる階調で色彩を変化させるカラーディスプレイ装置
に係り、特に色彩を変更する際に該表示メモリに対する
アクセスを一回の書込み動作で完了させることを可能と
する表示メモリのアクセス方式に関する。
−i的なカラーディスプレイ装置においては、表示メモ
リを複数のプレーンで構成し、各プレーン上の同一アド
レスにおける該プレーンの枚数に対応した複数ビットを
組合わせたデータによって色彩を表現している。そして
、表示メモリに対するプロセッサのアクセスは、バイト
単位かワード単位で同一プレーン上の連続したアドレス
のビットに対して実行されるようになっている。
リを複数のプレーンで構成し、各プレーン上の同一アド
レスにおける該プレーンの枚数に対応した複数ビットを
組合わせたデータによって色彩を表現している。そして
、表示メモリに対するプロセッサのアクセスは、バイト
単位かワード単位で同一プレーン上の連続したアドレス
のビットに対して実行されるようになっている。
このうな構成のカラーディスプレイ装置において、表示
画面の色彩を変更する場合、プロセッサの色彩変更処理
時間は短く、且つ該プロセッサの動作を指示するプログ
ラムが複雑とならないことが必要である。
画面の色彩を変更する場合、プロセッサの色彩変更処理
時間は短く、且つ該プロセッサの動作を指示するプログ
ラムが複雑とならないことが必要である。
第5図は従来の技術の一例を説明するブロック図で、第
6図は第5図の動作を説明する図である。
6図は第5図の動作を説明する図である。
プロセッサ1は表示メモリ3を構成するプレー7+01
〜+31ニテー タヲif込ム場合、RAM$lI′4
′n回路2にアドレスと制御信号を送出して、データバ
ス6にデータを送出する。RAM制御回路2は、プロセ
ッサ1が送出したアドレスを解析し、表示メモリ3に対
するアドレスを作成して、表示メモリ3の各プレーン(
0)〜(3)に送出すると共に、前記制御信号に基づき
、指定されたプレーンをイネーブルとするRAM制御信
号を、指定されたプレーンに送出する。
〜+31ニテー タヲif込ム場合、RAM$lI′4
′n回路2にアドレスと制御信号を送出して、データバ
ス6にデータを送出する。RAM制御回路2は、プロセ
ッサ1が送出したアドレスを解析し、表示メモリ3に対
するアドレスを作成して、表示メモリ3の各プレーン(
0)〜(3)に送出すると共に、前記制御信号に基づき
、指定されたプレーンをイネーブルとするRAM制御信
号を、指定されたプレーンに送出する。
従って、データバス6に送出されたデータは、指定され
たプレーンの指定されたアドレスに、例えば、1バイト
単位で書込まれる。又、ブロモ・ノサlがデータを読出
す場合は、指定されたプレーンの指定されたアドレスか
ら、1バイト単位でデータが読出され、データバス6に
送出される。このように、プロセッサ1は表示メモリ3
の一つのプレーンに対して、1バイト単位か1ワ一ド単
位でデータの書込み又は読出しを行う。
たプレーンの指定されたアドレスに、例えば、1バイト
単位で書込まれる。又、ブロモ・ノサlがデータを読出
す場合は、指定されたプレーンの指定されたアドレスか
ら、1バイト単位でデータが読出され、データバス6に
送出される。このように、プロセッサ1は表示メモリ3
の一つのプレーンに対して、1バイト単位か1ワ一ド単
位でデータの書込み又は読出しを行う。
表示メモリ3の各プレーン(0)〜(3)は図示省略し
た制御回路により走査され、各プレーン(0)〜(3)
の同一アドレス上のビットが夫々1ビットずつ読出され
て、ルックアップチー・プル4のアドレスとし7て、ル
ックアップテーブル4に送出される。
た制御回路により走査され、各プレーン(0)〜(3)
の同一アドレス上のビットが夫々1ビットずつ読出され
て、ルックアップチー・プル4のアドレスとし7て、ル
ックアップテーブル4に送出される。
ルックアップテーブル4は表示メモリ3から読出された
4ビットの組合わせによるアドレスにより、16階調の
赤、緑、青の三原色の輝度を指示するディジタル値をD
/A変換回路5に送出し、D/A変換回路5はこのディ
ジタル値をアナログ値に変換し、ビデオ信号として図示
省略した表示部に送出する。
4ビットの組合わせによるアドレスにより、16階調の
赤、緑、青の三原色の輝度を指示するディジタル値をD
/A変換回路5に送出し、D/A変換回路5はこのディ
ジタル値をアナログ値に変換し、ビデオ信号として図示
省略した表示部に送出する。
プロセッサ1は表示画面上の一画素の色彩を変更する場
合、第6図に示す如く、表示メモリ3のプレーン(0)
の色彩変更対象の画素が書込まれている1バイトの領域
[相]のアドレスを送出し、8ピントのデータ■を読出
す。そして、■〜■で示す8ビットのデータの中で、例
えば、■のビットを変更して、更新データ@を作成し、
この更新したデータ@を再びプレーン(0)の同一アド
レスに書込む。
合、第6図に示す如く、表示メモリ3のプレーン(0)
の色彩変更対象の画素が書込まれている1バイトの領域
[相]のアドレスを送出し、8ピントのデータ■を読出
す。そして、■〜■で示す8ビットのデータの中で、例
えば、■のビットを変更して、更新データ@を作成し、
この更新したデータ@を再びプレーン(0)の同一アド
レスに書込む。
即ち、データ[相]の書込まれていた領域にデータ0を
書込む。
書込む。
次にプロセッサ1はプレーン(1)の前記と同一アドレ
ス0のデータを読出し、■のビットを変更した更新デー
タを作成し、再びデータ0が書込まれていた領域に書込
む。同様にプレーン(2)のデータ■も■のビットを変
更して更新したデータを書込み、プレーン(3)のデー
タ■も■のビットを変更して更新したデータを書込む。
ス0のデータを読出し、■のビットを変更した更新デー
タを作成し、再びデータ0が書込まれていた領域に書込
む。同様にプレーン(2)のデータ■も■のビットを変
更して更新したデータを書込み、プレーン(3)のデー
タ■も■のビットを変更して更新したデータを書込む。
上記の如〈従来は、プロセッサ1が表示画面上の一画素
の色彩を変更しようとすると、各プレーンの同一アドレ
スのバイト星位かワード単位のデータを、表示メモリ3
を構成するプレーンの数に対応する回数読出し、この中
の色彩を変更する画素に対応したビットを変更した更新
データを該プレーン数に対応する回数作成して、再度同
一アドレスに該プレーン数に対応する回数書込む動作を
必要とする。
の色彩を変更しようとすると、各プレーンの同一アドレ
スのバイト星位かワード単位のデータを、表示メモリ3
を構成するプレーンの数に対応する回数読出し、この中
の色彩を変更する画素に対応したビットを変更した更新
データを該プレーン数に対応する回数作成して、再度同
一アドレスに該プレーン数に対応する回数書込む動作を
必要とする。
従って、プロセッサ1の表示メモリ3に対するアクセス
回数は、表示色彩の階調を決定するプレーン数に比例し
て多(なるため、プロセッサ1の色彩変更処理に要する
時間が長くなると共に、このような処理をプロセッサ1
に指示するプログラムが複雑となり、且つ、このプログ
ラムを格納するメモリ容量が増加するという問題がある
。
回数は、表示色彩の階調を決定するプレーン数に比例し
て多(なるため、プロセッサ1の色彩変更処理に要する
時間が長くなると共に、このような処理をプロセッサ1
に指示するプログラムが複雑となり、且つ、このプログ
ラムを格納するメモリ容量が増加するという問題がある
。
本発明はこのような問題点に鑑み、色彩を変更する場合
、表示メモリ3の各プレーンの同一アドレスのビットを
一回のアクセスで書替えることを可能として、プロセッ
サ1が一回の書込み動作を行うことで、希望する画素の
色彩を変更することを可能として、処理時間の短縮と処
理プログラムの簡易化を行うことを目的としている。
、表示メモリ3の各プレーンの同一アドレスのビットを
一回のアクセスで書替えることを可能として、プロセッ
サ1が一回の書込み動作を行うことで、希望する画素の
色彩を変更することを可能として、処理時間の短縮と処
理プログラムの簡易化を行うことを目的としている。
第1図は本発明の原理ブロック図で、第2図は第1図の
動作を説明する図である。
動作を説明する図である。
第5図と同一符号は同一機能のものを示す。プロセッサ
7はデータバス6に、例えば色彩を変更するため、表示
メモリ3のアドレスX、Yにデータを書込む指示を行う
アクセスモード信号を送出し、レジスタ9に格納する。
7はデータバス6に、例えば色彩を変更するため、表示
メモリ3のアドレスX、Yにデータを書込む指示を行う
アクセスモード信号を送出し、レジスタ9に格納する。
レジスタブに格納されたアクセスモード信号は、切替手
段10とRAM制御回路8に送出され、切替手段10は
このアクセスモード信号により、第2図に示す如く、接
点を実線で示す方向に切替え、データバス6のデータ、
例えば“0″“1”0”1”を切替手段11の出力側か
ら受領するようにする。
段10とRAM制御回路8に送出され、切替手段10は
このアクセスモード信号により、第2図に示す如く、接
点を実線で示す方向に切替え、データバス6のデータ、
例えば“0″“1”0”1”を切替手段11の出力側か
ら受領するようにする。
RAM制御回路8はレジスタ9のアクセスモード信号か
ら、表示メモリ3の各プレーン(0)〜(3)の同一ア
ドレスX、Yで指定された領域内のビットを書替えるこ
とを認識し、プロセッサ7が送出するアドレスと制御信
号に基づき、切替手段11に対する切替信号を送出する
。
ら、表示メモリ3の各プレーン(0)〜(3)の同一ア
ドレスX、Yで指定された領域内のビットを書替えるこ
とを認識し、プロセッサ7が送出するアドレスと制御信
号に基づき、切替手段11に対する切替信号を送出する
。
即ち、プロセッサ7が送出する例えば1バイトの領域を
指示するアドレスで指定された表示メモリ3の各プレー
ン(0)〜(3)の8ビットの領域内にあるどのビット
にデータを書込むかを判定する。そして、例えば第1ビ
ットにデータを書込む場合、切替手段11の第2図に示
す接点aをデータバス6の@に接続し、プレーン(0)
にイネーブル信号を送出する。
指示するアドレスで指定された表示メモリ3の各プレー
ン(0)〜(3)の8ビットの領域内にあるどのビット
にデータを書込むかを判定する。そして、例えば第1ビ
ットにデータを書込む場合、切替手段11の第2図に示
す接点aをデータバス6の@に接続し、プレーン(0)
にイネーブル信号を送出する。
従って、プレーン(0)のプロセッサ7が送出したアド
レスX、Yにデータバス6に送出されたデータ“0“を
書込むことが出来る。
レスX、Yにデータバス6に送出されたデータ“0“を
書込むことが出来る。
次にRAM制御回路8は切替手段11の第2図に示す接
点aをデータバス6のOに接続し、プレーン(1)にイ
ネーブル信号を送出する。従って、プレーン(11のプ
ロセッサ7が送出したアドレスX。
点aをデータバス6のOに接続し、プレーン(1)にイ
ネーブル信号を送出する。従って、プレーン(11のプ
ロセッサ7が送出したアドレスX。
Yにデータバス6に送出されたデータ゛1”を書込むこ
とが出来る。
とが出来る。
次にRAM制御回路8は切替手段11の第2図に示す接
点aをデータバス6の[相]に接続し、プレーン(2)
にイネーブル信号を送出する。従って、プレーン(2)
のプロセッサ7が送出したアドレスX。
点aをデータバス6の[相]に接続し、プレーン(2)
にイネーブル信号を送出する。従って、プレーン(2)
のプロセッサ7が送出したアドレスX。
Yにデータバス6に送出されたデータ“0”を書込むこ
とが出来る。
とが出来る。
次にRAM制御回路8は切替手段11の第2図に示す接
点aをデータバス6の[相]に接続し、プレーン(3)
にイネーブル信号を送出する。従って、プレーン(3)
のプロセッサ7が送出したアドレスX。
点aをデータバス6の[相]に接続し、プレーン(3)
にイネーブル信号を送出する。従って、プレーン(3)
のプロセッサ7が送出したアドレスX。
Yにデータバス6に送出されたデータ“1”を占込むこ
とが出来る。
とが出来る。
プロセッサ7が例えば8ビットの中の第2ビットにデー
タを書込むことを指示している場合、RAM制御回路8
は切替手段11の第2図に示す接点すをデータバス6の
[相]に接続し、プレーン(0)にイネーブル信号を送
出する。
タを書込むことを指示している場合、RAM制御回路8
は切替手段11の第2図に示す接点すをデータバス6の
[相]に接続し、プレーン(0)にイネーブル信号を送
出する。
従って、プレーン(0)のプロセッサ7が送出したアド
レスX、 Yで指定されたビットに隣接したビット、即
ち、アドレスX、、Yにデータバス6に送出されたデー
タ“0″を書込むことが出来る。
レスX、 Yで指定されたビットに隣接したビット、即
ち、アドレスX、、Yにデータバス6に送出されたデー
タ“0″を書込むことが出来る。
次にRAM制御回路8は切替手段11の第2図に示す接
点すをデータバス6のOに接続し、プレーン(11にイ
ネーブル信号を送出する。従って、プレーン(11のプ
ロセッサ7が送出したアドレスX。
点すをデータバス6のOに接続し、プレーン(11にイ
ネーブル信号を送出する。従って、プレーン(11のプ
ロセッサ7が送出したアドレスX。
Yで指定されたビットに隣接したビット、即ち、アドレ
スXI、Yにデータバス6に送出されたデータ“1”を
書込むことが出来る。
スXI、Yにデータバス6に送出されたデータ“1”を
書込むことが出来る。
次にRAM制御回路8は切替手段11の第2図に示す接
点すをデータバス6の[相]に接続し、プレーン(2)
にイネーブル信号を送出する。従って、プレーン(2)
のアドレスX、、Yにデータバス6に送出されたデータ
“0″を書込むことが出来る。
点すをデータバス6の[相]に接続し、プレーン(2)
にイネーブル信号を送出する。従って、プレーン(2)
のアドレスX、、Yにデータバス6に送出されたデータ
“0″を書込むことが出来る。
次にRAM制御回路8は切替手段11の第2図に示す接
点すをデータバス6の[相]に接続し、プレーン(3)
にイネーブル信号を送出する。従って、プレーン(3)
のアドレスXI、Yにデータバス6に送出されたデータ
“ビを口込むことが出来る。
点すをデータバス6の[相]に接続し、プレーン(3)
にイネーブル信号を送出する。従って、プレーン(3)
のアドレスXI、Yにデータバス6に送出されたデータ
“ビを口込むことが出来る。
プロセッサ7が例えば8ビットの中の第3ビットにデー
タを書込むことを指示している場合、RAM制御回路8
は切替手段11の第2図に示す接点Cを前記同様に切替
え、プロセッサ7が例えば8ビットの中の第4ビットに
データを書込むことを指示している場合、RA M i
li制御回路8は切替手段11の第2図に示す接点dを
前記同様に切替える。
タを書込むことを指示している場合、RAM制御回路8
は切替手段11の第2図に示す接点Cを前記同様に切替
え、プロセッサ7が例えば8ビットの中の第4ビットに
データを書込むことを指示している場合、RA M i
li制御回路8は切替手段11の第2図に示す接点dを
前記同様に切替える。
第2図はデータバス6が4本の場合に付き説明したが、
8本の場合は切替手段10と11の接点数を増加させる
ことで、詳細動作は前記同様であるため、詳細説明は省
略する。
8本の場合は切替手段10と11の接点数を増加させる
ことで、詳細動作は前記同様であるため、詳細説明は省
略する。
上記の如く構成することにより、プロセッサ7はレジス
タ9にアクセスモード信号を送出することで、切替手段
10を切替手段11の出力側に切替えさせると共に、色
彩変更をRAM制御回路8に通知し、RAM制御回路8
は色彩変更を認識すると、色彩変更を行う画素に対応す
るビットの位置をプロセッサ7が送出するアドレスと制
御信号から判定し、切替手段11を制御して所定の画素
に対応するビットに対し、プロセッサ7の送出したデー
タの書込をプロセッサ7の1書込サイクル内で完了させ
るため、プロセッサ7の色彩変更に対する処理時間を短
縮させると共に、表示メモリ3の各プレーンから読出し
たデータを変更した更新データを作成し、更にこの更新
データを各プレ−ンに書込むという複雑な処理を行わな
くて良いため、プロセッサ7の動作を指示する処理プロ
グラムを簡易化することが出来る。
タ9にアクセスモード信号を送出することで、切替手段
10を切替手段11の出力側に切替えさせると共に、色
彩変更をRAM制御回路8に通知し、RAM制御回路8
は色彩変更を認識すると、色彩変更を行う画素に対応す
るビットの位置をプロセッサ7が送出するアドレスと制
御信号から判定し、切替手段11を制御して所定の画素
に対応するビットに対し、プロセッサ7の送出したデー
タの書込をプロセッサ7の1書込サイクル内で完了させ
るため、プロセッサ7の色彩変更に対する処理時間を短
縮させると共に、表示メモリ3の各プレーンから読出し
たデータを変更した更新データを作成し、更にこの更新
データを各プレ−ンに書込むという複雑な処理を行わな
くて良いため、プロセッサ7の動作を指示する処理プロ
グラムを簡易化することが出来る。
第3図は本発明の一実施例を示す回路のプロ・ツク図で
、第4図は第3図の動作を説明するタイムチャートであ
る。
、第4図は第3図の動作を説明するタイムチャートであ
る。
第5図と同一符号は同一機能のものを示す。プロセッサ
7はデータバス6に、例えば色彩を変更するため、表示
メモリ3にデータを書込む指示を行うアクセスモード信
号を送出し、レジスタ9に格納する。レジスタ9に格納
されたアクセスモード信号は、マルチプレクサ12と1
4及びRAM制御回路8に送出され、マルチプレクサ1
2はこのアクセスモード信号により、第2図の切替手段
10に示す接点を実線で示す方向に切替え、プロセッサ
7がデータバス6に送出した第4図(a)のデータバス
6に示す如きデータ、例えば“0”1′″“0”1”を
マルチプレクサ13の出力側から受領するようにする。
7はデータバス6に、例えば色彩を変更するため、表示
メモリ3にデータを書込む指示を行うアクセスモード信
号を送出し、レジスタ9に格納する。レジスタ9に格納
されたアクセスモード信号は、マルチプレクサ12と1
4及びRAM制御回路8に送出され、マルチプレクサ1
2はこのアクセスモード信号により、第2図の切替手段
10に示す接点を実線で示す方向に切替え、プロセッサ
7がデータバス6に送出した第4図(a)のデータバス
6に示す如きデータ、例えば“0”1′″“0”1”を
マルチプレクサ13の出力側から受領するようにする。
RAM制御回路8はレジスタ9のアクセスモード信号か
ら、表示メモリ3の各プレーン(0)〜(3)の同一ア
ドレスで指定された領域内のビットを書替えることを認
識し、プロセッサ7が送出するアドレスX、Yと制御信
号に基づき、マルチプレクサ13に対する切替信号を送
出する。
ら、表示メモリ3の各プレーン(0)〜(3)の同一ア
ドレスで指定された領域内のビットを書替えることを認
識し、プロセッサ7が送出するアドレスX、Yと制御信
号に基づき、マルチプレクサ13に対する切替信号を送
出する。
即ち、プロセッサ7が送出する例えば1バイトの領域を
指示するアドレスで指定された表示メモI73の、各プ
レーン(0)〜(3)の8ビットの領域内にある、どの
ピントにデータを書込むかを判定する。
指示するアドレスで指定された表示メモI73の、各プ
レーン(0)〜(3)の8ビットの領域内にある、どの
ピントにデータを書込むかを判定する。
そして、例えば第1ビットにデータを書込む場合、デー
タ選択信号をマルチプレクサ13に送出して、マルチプ
レクサ13の第2図の切替手段11に示ず接点aをデー
タバス6の[相]に接続させる。従って、マルチプレク
サ12を経てデータバス16には、第4図(a)のデー
タバス16に示す如く、“0”が送出される。
タ選択信号をマルチプレクサ13に送出して、マルチプ
レクサ13の第2図の切替手段11に示ず接点aをデー
タバス6の[相]に接続させる。従って、マルチプレク
サ12を経てデータバス16には、第4図(a)のデー
タバス16に示す如く、“0”が送出される。
そして、RAM制御回路8は第4図(a)のアドレスに
示す如く、プロセッサ7が送出するアドレスX、Yに基
づき、第4図(alのRAS、CASに示す如く、表示
メモリ3の語選択用の制御タイミング信号、即ち、RA
S信号と桁選択用の制御タイミング信号、即ち、CAS
信号とを表示メモリ3に送出すると共に、第4図(al
のW E (01に示す如く、プレーン(0)にイネー
ブル信号を送出する。
示す如く、プロセッサ7が送出するアドレスX、Yに基
づき、第4図(alのRAS、CASに示す如く、表示
メモリ3の語選択用の制御タイミング信号、即ち、RA
S信号と桁選択用の制御タイミング信号、即ち、CAS
信号とを表示メモリ3に送出すると共に、第4図(al
のW E (01に示す如く、プレーン(0)にイネー
ブル信号を送出する。
従って、表示メモリ3のプレーン(0)のアドレスX、
Yには、データバス16に送出されたデータ“0″が書
込まれる。
Yには、データバス16に送出されたデータ“0″が書
込まれる。
次にRAM’MI御回路8はマルチプレクサ13の第2
図の切替手段11に示す接点aをデータバス6のOに接
続させ、マルチプレクサ12を経てデータバス16に、
第4図(alのデータバス16に示す如く、“1”を送
出させる。そして、プレーン(1)に第4図(a)のW
E (11に示す如く、イネーブル信号を送出する。
図の切替手段11に示す接点aをデータバス6のOに接
続させ、マルチプレクサ12を経てデータバス16に、
第4図(alのデータバス16に示す如く、“1”を送
出させる。そして、プレーン(1)に第4図(a)のW
E (11に示す如く、イネーブル信号を送出する。
従って、プレーン(1)のアドレスX。
Yにデータバス16に送出されたデータ“1”が書込ま
れる。
れる。
次にRAM制御回路8はマルチプレクサ13の第2図の
切替手段11に示す接点aをデータバス6の[相]に接
続させ、マルチプレクサ12を経てデータバス16に、
第4図(a)のデータバス16に示す如く、“O″を送
出させる。そして、プレーン(2)に第4図(a)のW
E (21に示す如く、イネーブル信号を送出する。
切替手段11に示す接点aをデータバス6の[相]に接
続させ、マルチプレクサ12を経てデータバス16に、
第4図(a)のデータバス16に示す如く、“O″を送
出させる。そして、プレーン(2)に第4図(a)のW
E (21に示す如く、イネーブル信号を送出する。
従って、プレーン(2)のアドレスX。
Yにデータバス16に送出されたデータ“0”を書込む
ことが出来る。
ことが出来る。
次にRAM制御回路8はマルチプし・フサ13の第2図
の切替手段11に示す接点aをデータバス6の[相]に
接続させ、マルチプレクサ12を経てデータバス16に
、第4図(a)のデータバス16に示す如く、“1”を
送出させる。そして、プレーン(3)に第4図(a)の
W E (3)に示す如く、イネーブル信号を送出する
。従って、プレーン(3)のアドレスX。
の切替手段11に示す接点aをデータバス6の[相]に
接続させ、マルチプレクサ12を経てデータバス16に
、第4図(a)のデータバス16に示す如く、“1”を
送出させる。そして、プレーン(3)に第4図(a)の
W E (3)に示す如く、イネーブル信号を送出する
。従って、プレーン(3)のアドレスX。
Yにデータバス16に送出されたデータ“1mを書込む
ことが出来る。
ことが出来る。
プロセッサ7は表示メモリ3の各プレーン(0)〜(3
)の同一アドレスに格納されているデータを読出す場合
、データバス6に各プレーンの同一アドレスからデータ
を読出す指示を行うアクセスモード信号を送出し、レジ
スタ9に格納する。そして、第4図(blのアドレスに
示す如く、アドレスX、 Yと制御信号をRAMffy
II御回路8に送出する。
)の同一アドレスに格納されているデータを読出す場合
、データバス6に各プレーンの同一アドレスからデータ
を読出す指示を行うアクセスモード信号を送出し、レジ
スタ9に格納する。そして、第4図(blのアドレスに
示す如く、アドレスX、 Yと制御信号をRAMffy
II御回路8に送出する。
レジスタ9に格納されたアクセスモード信号は1、マル
チプレクサ12と14及びRAM制御回路8に送出され
、マルチプレクサ14はこのアクセスモード信号により
、データバス16のデータをバッファメモリ15を経て
受信し、データバス6に送出するように切替える。
チプレクサ12と14及びRAM制御回路8に送出され
、マルチプレクサ14はこのアクセスモード信号により
、データバス16のデータをバッファメモリ15を経て
受信し、データバス6に送出するように切替える。
RAM制御回路8はプロセッサ7が送出したアドレスと
制御信号により、表示メモリ3に第4図(blのRAS
、CASに示す如く、RAS信号とCAS信号とを送出
し、プレーン(3)に第4図(b)の0E(3)に示す
如く、イネーブル信号を送出する。
制御信号により、表示メモリ3に第4図(blのRAS
、CASに示す如く、RAS信号とCAS信号とを送出
し、プレーン(3)に第4図(b)の0E(3)に示す
如く、イネーブル信号を送出する。
プレーン(3)からは、データバス16にアドレスが1
バイトであれば−、8ビットのデータが読出され、バッ
ファメモリ15に入力する。RAM制御回路8はプロセ
ッサ7から例えば第1ビットを読取るように指示されて
いると、バッファメモリ15にデータセット信号を送出
し、8ビットのデータの第1ビットのみ格納させる。従
って、第4図(blのデータバス16に示す如く、“1
”がバッファメモリ15に格納される。
バイトであれば−、8ビットのデータが読出され、バッ
ファメモリ15に入力する。RAM制御回路8はプロセ
ッサ7から例えば第1ビットを読取るように指示されて
いると、バッファメモリ15にデータセット信号を送出
し、8ビットのデータの第1ビットのみ格納させる。従
って、第4図(blのデータバス16に示す如く、“1
”がバッファメモリ15に格納される。
続いて、RA M制御回路8はプレーン(2)に第4図
のOE (2)に示す如く、イネーブル信号を送出する
。プレーン(2)からは、データバス16に8ビットの
データが読出され、バッファメモリ15に入力する。R
AM制御回路8は前記同様にバッファメモリ15にデー
タセット信号を送出し、8ビットのデータの第1ビット
のみ格納させる。従って、第4図中)のデータバス16
に示す如く、O′がバッファメモリ15に格納される。
のOE (2)に示す如く、イネーブル信号を送出する
。プレーン(2)からは、データバス16に8ビットの
データが読出され、バッファメモリ15に入力する。R
AM制御回路8は前記同様にバッファメモリ15にデー
タセット信号を送出し、8ビットのデータの第1ビット
のみ格納させる。従って、第4図中)のデータバス16
に示す如く、O′がバッファメモリ15に格納される。
続いて、RAM制御回路8はプレーン(1)に第4図の
OE (1)に示す如く、イネーブル信号を送出する。
OE (1)に示す如く、イネーブル信号を送出する。
プレーン(1)からは、データバス16に8ビットのデ
ータが読出され、バッファメモリ15に入力する。RA
M制御回路8は前記同様にバッファメモリ15にデータ
セット信号を送出し、8ビットのデータの第1ビットの
み格納させる。従って、第4図(blのデータバス16
に示す如く、“ビがバッファメモリ15に格納される。
ータが読出され、バッファメモリ15に入力する。RA
M制御回路8は前記同様にバッファメモリ15にデータ
セット信号を送出し、8ビットのデータの第1ビットの
み格納させる。従って、第4図(blのデータバス16
に示す如く、“ビがバッファメモリ15に格納される。
続いて、RAM制御回路8はプレーン(0)に第4図の
OE (0)に示す如く、イネーブル信号を送出する。
OE (0)に示す如く、イネーブル信号を送出する。
プレーン(01からは、データバス]6に8ビットのデ
ータが読出され、バッファメモリ15に入力する。RA
M制御回路8は前記同様にバッファメモリ15にデータ
セット信号を送出し、8ビットのデータの第1ビットの
み格納させる。従って、第4図(blのデータバス16
に示す如く、“0″がバッファメモリ15に格納される
。
ータが読出され、バッファメモリ15に入力する。RA
M制御回路8は前記同様にバッファメモリ15にデータ
セット信号を送出し、8ビットのデータの第1ビットの
み格納させる。従って、第4図(blのデータバス16
に示す如く、“0″がバッファメモリ15に格納される
。
バッファメモリ15に格納されたデータは“0′″1”
”O″“1′となり、マルチプレクサ14を経てデー
タバス6に送出されるため、プロセッサ7は表示メモリ
3の希望する画素の色情報を読取ることが出来る。
”O″“1′となり、マルチプレクサ14を経てデー
タバス6に送出されるため、プロセッサ7は表示メモリ
3の希望する画素の色情報を読取ることが出来る。
プロセッサ7は表示メモリ3のプレーン(0)に1バイ
トのデータを書込む場合、データバス6に表示メモリ3
のプレーン(0)にデータを書込む指示を行うアクセス
モード信号を送出し、レジスタ9に格納する。そして、
第4図(C)のデータバス6に示す如く、8ビットのデ
ータをデータバス6に送出する。
トのデータを書込む場合、データバス6に表示メモリ3
のプレーン(0)にデータを書込む指示を行うアクセス
モード信号を送出し、レジスタ9に格納する。そして、
第4図(C)のデータバス6に示す如く、8ビットのデ
ータをデータバス6に送出する。
マルチプレクサ12はレジスタ9のアクセスモード信号
から、第2図の切替手段10に示す接点を点線で示す方
向に切替え、プロセッサ7がデータバス6に送出した前
記8ビットのデータを、第4図(C)のデータバス16
に示す如く、データバス16に送出する。
から、第2図の切替手段10に示す接点を点線で示す方
向に切替え、プロセッサ7がデータバス6に送出した前
記8ビットのデータを、第4図(C)のデータバス16
に示す如く、データバス16に送出する。
RAM制御回路8はレジスタ9が送出するアクセスモー
ド信号から、通常の書込みであることを認識し、第4図
(C)のアドレスに示す如く、アドレスX、Yをプレー
ン(0)〜(3)に送出すると共に、RAS信号とCA
S信号を表示メモリ3に送出し、プレーン(0)にイネ
ーブル信号W E (0+を第4図に示す如く送出し、
プレーン(11〜(3)には、第4図WE(1〜3)に
示す如く、イネーブル信号を送出しない。
ド信号から、通常の書込みであることを認識し、第4図
(C)のアドレスに示す如く、アドレスX、Yをプレー
ン(0)〜(3)に送出すると共に、RAS信号とCA
S信号を表示メモリ3に送出し、プレーン(0)にイネ
ーブル信号W E (0+を第4図に示す如く送出し、
プレーン(11〜(3)には、第4図WE(1〜3)に
示す如く、イネーブル信号を送出しない。
従って、プレーン(0)にはアドレスX、Yから8ビッ
トのデータが書込まれるが、プレーン(11〜(3)に
は書込まれない。
トのデータが書込まれるが、プレーン(11〜(3)に
は書込まれない。
プロセッサ7は表示メモリ3のプレーン(0)からデー
タを読出す場合、データバス6に表示メモリ3のプレー
ン(0)からデータを読出す指示を行うアクセスモード
信号を送出し、レジスタ9に格納する。そして、第4図
(dlのアドレスに示す如く、アドレスX、Yと制御信
号をRAM制御回路8に送出する。
タを読出す場合、データバス6に表示メモリ3のプレー
ン(0)からデータを読出す指示を行うアクセスモード
信号を送出し、レジスタ9に格納する。そして、第4図
(dlのアドレスに示す如く、アドレスX、Yと制御信
号をRAM制御回路8に送出する。
レジスタ9に格納されたアクセスモード信号は、マルチ
プレクサ12と14及びRAM$1JlB回路8に送出
され、マルチプレクサ14はこのアクセスモード信号に
より、データバス16のデータを直接データバス6に送
出するように切替える。
プレクサ12と14及びRAM$1JlB回路8に送出
され、マルチプレクサ14はこのアクセスモード信号に
より、データバス16のデータを直接データバス6に送
出するように切替える。
RAM制御回路8はプロセッサ7が送出したアドレスと
制御信号により、表示メモリ3に第4図(dlのRAS
、CASに示す如く、RAS信号とCAS信号とを送出
し、プレーン(0)に第4図(d)の0E(0)に示す
如く、イネーブル信号を送出し、プレーン(1)〜(3
)には第4図(dlの0E(1〜3)に示す如く、イネ
ーブル信号を送出しない。
制御信号により、表示メモリ3に第4図(dlのRAS
、CASに示す如く、RAS信号とCAS信号とを送出
し、プレーン(0)に第4図(d)の0E(0)に示す
如く、イネーブル信号を送出し、プレーン(1)〜(3
)には第4図(dlの0E(1〜3)に示す如く、イネ
ーブル信号を送出しない。
従って、データバス16には、プレーン(0)から第4
図(dlのデータバス16に示す如く、8ビットのデー
タが読出され、第4図(d)のデータバス6に示す如く
、データバス6に8ビットのデータが送出される。従っ
て、プロセッサ7はプレーン(0)から読出されたデー
タを読取ることが出来る。
図(dlのデータバス16に示す如く、8ビットのデー
タが読出され、第4図(d)のデータバス6に示す如く
、データバス6に8ビットのデータが送出される。従っ
て、プロセッサ7はプレーン(0)から読出されたデー
タを読取ることが出来る。
以上説明した如く、本発明は表示画面上の一つの画素の
色彩を変更する場合、プロセッサの表示メモリに対する
アクセスは、−回の書込みサイクルで完了するため、プ
ロセッサの処理時間が短縮されると共に、プロセッサの
処理動作を指示するプログラムも、表示メモリの各プレ
ーンから読取ったデータの中のビットを変更したデータ
を作成して、再度元のアドレスに書込む処理が不要とな
り簡易化することが出−来る。
色彩を変更する場合、プロセッサの表示メモリに対する
アクセスは、−回の書込みサイクルで完了するため、プ
ロセッサの処理時間が短縮されると共に、プロセッサの
処理動作を指示するプログラムも、表示メモリの各プレ
ーンから読取ったデータの中のビットを変更したデータ
を作成して、再度元のアドレスに書込む処理が不要とな
り簡易化することが出−来る。
第1図は本発明の原理ブロック図、
第2図は第1図の動作を説明する図、
第3図は本発明の一実施例を示す回路のブロック図、
第4図は第3図の動作を説明するタイムチャート、第5
図は従来の技術の一例を説明するブロック図、第6図は
第5図の動作を説明する図である。 図において、 1.7はプロセッサ、 2,8はRAM制御回路、3は
表示メモリ、 4はルックアップテーブル、5はD
/A変換回路、6,16はデータバス、9はレジスタ、
io、 nは切替手段、12、13.14はマル
チプレクサ、 15はバッファメモリである。 ヂ2クバス乙 テータバス1z−(====二二ニ=)□WE(0)
−WE (1−,3)□ (C) テーフバス g (dン 第3囚の勤イ乍1沢a、珂マろクイムケーV−ト草 4
図(+の3)
図は従来の技術の一例を説明するブロック図、第6図は
第5図の動作を説明する図である。 図において、 1.7はプロセッサ、 2,8はRAM制御回路、3は
表示メモリ、 4はルックアップテーブル、5はD
/A変換回路、6,16はデータバス、9はレジスタ、
io、 nは切替手段、12、13.14はマル
チプレクサ、 15はバッファメモリである。 ヂ2クバス乙 テータバス1z−(====二二ニ=)□WE(0)
−WE (1−,3)□ (C) テーフバス g (dン 第3囚の勤イ乍1沢a、珂マろクイムケーV−ト草 4
図(+の3)
Claims (1)
- 【特許請求の範囲】 複数のプレーンで構成された表示メモリ(3)を使用し
、該表示メモリ(3)に対するデータの書込み/読出し
を行う場合、該表示メモリ(3)の同一プレーン上の連
続したアドレスで複数ビット単位に実行し、該表示メモ
リ(3)のデータを表示する場合、該表示メモリ(3)
の各プレーン上の同一アドレスから夫々読出された該プ
レーンの数に対応する数のビットの組合わせで定まる階
調で色彩を変化させるカラーディスプレイ装置において
、 該表示メモリ(3)に対するデータの書込みを指示する
プロセッサ(7)が、データバスに送出する複数ビット
のデータを、該表示メモリ(3)の各プレーンに夫々個
別に書込む順序に従って、該データバス上から1ビット
ずつ順次選択する第1の切替手段(11)と、 該プロセッサ(7)が送出するデータを該表示メモリ(
3)の各プレーンに並列に送出するか、該第1の切替手
段(11)の出力を各プレーンに並列に送出するかを切
替える第2の切替手段(10)と、 該プロセッサ(7)が送出するアドレスを解析し、前記
第1の切替手段(11)に切替信号を送出すると共に、
該表示メモリ(3)の各プレーンに該プロセッサ(7)
が送出するデータを書込む順序に従って、該プレーン毎
にイネーブルとする信号を送出するRAM制御回路(8
)とを設け、 表示画面上の一つの画素の色彩を変更する場合、前記第
2の切替手段(10)を第1の切替手段(11)の出力
側に切替えた後、該画素に対応する該表示メモリの各プ
レーン上の同一アドレスに対し、前記プロセッサ(7)
の同一書込みサイクルにおいて、データを書込む順序に
従って各プレーンを夫々イネーブルとすると共に、前記
第1の切替手段(11)を順次切替え、データバス上の
複数ビットを各プレーンに1ビットずつ順次書込むこと
を特徴とする表示メモリのアクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63113173A JPH01283593A (ja) | 1988-05-10 | 1988-05-10 | 表示メモリのアクセス方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63113173A JPH01283593A (ja) | 1988-05-10 | 1988-05-10 | 表示メモリのアクセス方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01283593A true JPH01283593A (ja) | 1989-11-15 |
Family
ID=14605407
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63113173A Pending JPH01283593A (ja) | 1988-05-10 | 1988-05-10 | 表示メモリのアクセス方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01283593A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0450896U (ja) * | 1990-09-06 | 1992-04-28 |
-
1988
- 1988-05-10 JP JP63113173A patent/JPH01283593A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0450896U (ja) * | 1990-09-06 | 1992-04-28 |
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