JPH01282888A - Multilayer printed wiring board - Google Patents
Multilayer printed wiring boardInfo
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は多層プリント配線板に係り、より具体的には
内装回路層に形成する回路の改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Field of Application) The present invention relates to a multilayer printed wiring board, and more specifically to improvement of a circuit formed in an internal circuit layer.
（従来の技術）
一般に、エポキシやフェノールなどの熱硬化性樹脂と紙
やグラスファイバなどの補強材から構成される絶縁板の
片面或いは両面に銅箔を接着し、その銅箔面に光化学的
処理などにより配線パターンを印刷した後、エツチング
により必要なパターンのみを残すことによりプリント配
線板が形成される（印刷配線層は１または２層）。(Prior art) Generally, copper foil is adhered to one or both sides of an insulating board made of thermosetting resin such as epoxy or phenol and reinforcing material such as paper or glass fiber, and the copper foil surface is photochemically treated. After printing a wiring pattern by etching, a printed wiring board is formed by etching (one or two printed wiring layers).
そして、近年の電気・電子回路の複雑化並びに小型化の
要請にともない、３層以上の印刷配線層をもつ多層プリ
ント配線板も、種々開発用いられている。そして、この
種の多層プリント配線板は、通常、アースパターン或い
は電源パターンを内装回路層に形成し、プリント基板の
両側の露出した表面層上に実際の電気回路などを構成す
るパターンを形成している。With the recent demand for more complex and smaller electric and electronic circuits, various multilayer printed wiring boards having three or more printed wiring layers have been developed and used. This type of multilayer printed wiring board usually has a ground pattern or power supply pattern formed on the internal circuit layer, and patterns constituting the actual electric circuit etc. on the exposed surface layers on both sides of the printed circuit board. There is.
また、各層に形成したパターン間で高度な位置合わせを
する必要があり、実際の回路設計時に、表面層の電気回
路パターンの設計並びにその回路パターンに応じた内装
回路層（電源パターン２アースパターンなど）の設計を
行い、製造していた。In addition, it is necessary to perform a high degree of alignment between the patterns formed on each layer, so when actually designing the circuit, it is necessary to design the electric circuit pattern on the surface layer and the internal circuit layer (power supply pattern 2 earth pattern, etc.) according to the circuit pattern. ) was designed and manufactured.
（発明が解決しようとする課題）
しかしながら、従来の多層プリント配線板では、上記し
たように多層プリント配線板を製造するには、ある回路
の受注を受けた後、■電気回路のバターン設計、■その
設計されたパターンに合わせて電源パターン、アースパ
ターンなどの内装回路の設計、■上記■、■により設計
されたパターンに基づいて実際にエツチングその他の化
学的処理によりプリント配線板を製造する、といった工
程により製造しなければならず、その設計作業に多大な
時間を要してしまい、受注から製造完了まで比較的長い
時間を要しなければならなかった。(Problems to be Solved by the Invention) However, in the conventional multilayer printed wiring board, in order to manufacture the multilayer printed wiring board as described above, after receiving an order for a certain circuit, Designing internal circuits such as power supply patterns and grounding patterns according to the designed patterns, and actually manufacturing printed wiring boards by etching and other chemical treatments based on the patterns designed by ■ and ■ above. It has to be manufactured through a process, and the design work takes a lot of time, so it takes a relatively long time from receiving an order to completing manufacturing.
また、その都度各パターンを設計し、パターン製造のた
めのフィルムを形成しなければならず、コスト高となっ
てしまう。Furthermore, it is necessary to design each pattern each time and form a film for pattern production, resulting in high costs.
この発明は、上記した問題点に鑑みてなされたので、そ
の目的とするところは製造日数の短縮が図れ、しかもコ
スト安を図ることのできる多層プリント配線板を提供す
るにある。The present invention has been made in view of the above-mentioned problems, and its purpose is to provide a multilayer printed wiring board that can shorten the number of manufacturing days and reduce costs.
（課題を解決するための手段）
上記した目的を達成するため、本発明にかかる多層プリ
ント配線板では、少なくとも１以上の内装回路層を有す
る多層プリント配線板において、該内装回路層上の少な
くとも主格子状の交点には各層間に略一致する不導通部
を形成し、かつ、該内装回路層上の副格子状の交点上の
所定位置には他の不導通部を形成した。(Means for Solving the Problems) In order to achieve the above object, in a multilayer printed wiring board according to the present invention, at least one main layer on the internal circuit layer is provided. Non-conducting portions were formed at the intersections of the lattice that substantially coincided between the layers, and other non-conducting portions were formed at predetermined positions on the intersections of the sub-lattice on the internal circuit layer.
（実 施 例）
以下、本発明の好適な実施例について添付図面を参照に
して説明する。(Embodiments) Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
第１図〜第４図は本発明の一実施例を示している。同図
に示すように、本例の多層プリント配線板は、第１の、
第２の表面層１，２間に絶縁層３を介して第１．第２の
内装回路層５，６を介設した４層構造からなっている。1 to 4 show an embodiment of the present invention. As shown in the figure, the multilayer printed wiring board of this example has a first
The first. It has a four-layer structure with second internal circuit layers 5 and 6 interposed therebetween.
そして、第１の内装回路層５はアースパターンを、また
、第２の内装回路層６は電源パターンをそれぞれ構成し
ている。The first internal circuit layer 5 constitutes a ground pattern, and the second internal circuit layer 6 constitutes a power supply pattern.
さらに、本実施例では、予め第１．第２の内装回路層５
，６には所定のパターンを形成し、第１゜第２の表面層
１，２は、何等パターンが形成されていない一枚の銅箔
の状態のものを製造ストックしておき、必要に応じて第
１．第２の表面層１゜２にエツチング等を施して所定の
パターンを形成するようになっている。Furthermore, in this embodiment, the first . Second internal circuit layer 5
, 6 are formed with a predetermined pattern, and the 1st and 2nd surface layers 1 and 2 are manufactured in stock in the form of a single piece of copper foil with no pattern formed thereon, and can be applied as needed. First. A predetermined pattern is formed by etching or the like on the second surface layer 1.2.
ここで、第１．第２の内装回路層５．６に施されるパタ
ーンの詳細について説明すると、第２図に示すように、
両回路とも少なくとも主格子状の各交点ａに第１の不導
通部９を設ける。この不導通部９は、第１．第２の内装
回路層５，６間で上下方向略同−位置に配置されている
。また、上記した主格子状の交点ａは、多層プリント配
線板上に実装するＩＣチップの各端子間の距離（所定の
インチまたはミリ間隔）を置いて等間隔に位置されてい
る。そして、実際に多層プリント配線板を製造した場合
には上記した主格子状の各交点ａには貫通孔が穿設され
、この交点ａに形成された貫通孔内に実装するＩＣチッ
プの各端子が装着されるのである。このとき、各端子は
、第１．第２の内装回路層５．６と電気ｇ：３Ｈご不導
通状態となる。Here, the first. To explain the details of the pattern applied to the second internal circuit layer 5.6, as shown in FIG.
In both circuits, a first non-conducting portion 9 is provided at least at each intersection point a of the main grid. This non-conducting portion 9 is the first. They are arranged at substantially the same position in the vertical direction between the second internal circuit layers 5 and 6. Further, the above-mentioned intersection points a of the main lattice shape are located at equal intervals with distances (predetermined inch or millimeter intervals) between the respective terminals of the IC chip mounted on the multilayer printed wiring board. When a multilayer printed wiring board is actually manufactured, a through hole is formed at each intersection a of the main grid, and each terminal of an IC chip is mounted in the through hole formed at the intersection a. is installed. At this time, each terminal is connected to the first terminal. The second internal circuit layer 5.6 and electricity g:3H are brought into a non-conducting state.
一方、第１．第２の内装回路層５．６上には、上記した
主格子とは異なる位置に設けられた副格子状の交点ｂ（
具体的には上記主格子状の交点ａで画成させる四角形の
対角線の交点上に位置される）を想定し、その交点す中
の所定箇所にそれぞれ第２．第３の不導通部１０．１１
を形成している。この副格子状の交点すも、本例では第
１．第２の内装回路層５，６間で上下方向略一致するよ
うに配されている。そして、第１の内装回路層５には、
上記交点す上に一つ置きに第２の不導通部１０を形成し
ている。また、第２の内装回路層６にも、交点す上に一
つ置きに第３の不導通部１１を形成している。そして、
これら第２．第３の不導通部１０．１１は上下方向に見
た場合に重ならないように、一つづつすらして配置して
いる。On the other hand, the first. On the second internal circuit layer 5.6, there are intersections b (
Specifically, the second . Third non-conducting portion 10.11
is formed. In this example, the intersection points of this sub-lattice are the first. The second internal circuit layers 5 and 6 are arranged so as to substantially coincide with each other in the vertical direction. And, in the first internal circuit layer 5,
Second non-conducting portions 10 are formed at every other intersection. Further, third non-conducting portions 11 are also formed in the second internal circuit layer 6 at every other intersection. and,
These second. The third non-conducting parts 10.11 are arranged one by one so that they do not overlap when viewed in the vertical direction.
この様にして形成された多層プリント配線板を実際に使
用する場合には、以下の工程にしたがって行われる。When the multilayer printed wiring board formed in this manner is actually used, the following steps are performed.
まず、仕様に適合するように第１．第２の表面層１．２
に所定形状の回路パターンをエツチング等により形成す
る。この作業自体は、通常の片面。First, the first step is to meet the specifications. Second surface layer 1.2
A circuit pattern of a predetermined shape is formed by etching or the like. This work itself is a normal one-sided process.
両面基板のものと同様に行うことができる。また、この
とき、実装するＩＣチップは、その端子が主格子状の交
点ａ上に位置するようにパターン設計をする。This can be done in the same way as for double-sided substrates. Further, at this time, the pattern of the IC chip to be mounted is designed so that its terminals are located on the intersection a of the main grid.
二こで、この多層プリント配線板に実装するＩＣチップ
２０の端子２０ａと、第１．第２の内装回路層５，６（
電源電圧並びにアース）との接続について説明すると、
上述のように端子２０ａは、主格子状の交点ａに位置し
ているため、そのままでは、電源電圧並びにアースとは
電気的に接続されない。従って、隣接する副格子状の交
点すにスルーホール１２を形成し、そのスルーホール１
２を介して第１．第２の内装回路層５，６のうち一方を
第１．第２の表面層１，２上に電気的に導く（第３図（
Ａ）参照）。そして、その表面層１または２上に接続用
のパターンを形成することにより端子２０ａと第１．第
２の内装回路層５，６中のパターンとを接続するように
なる。すなわち、第３図（Ｂ）に示すように、例えばＩ
Ｃチップ２０のある端子２０ａ′を電源電圧に接続した
い場合には、その端子２０ａ′が位置する交点ａの周囲
に位置する４つの副格子状の交点すのうち、アースパタ
ーンの形成された第１の内装回路層５に第２の不導通部
１０が形成されている交点を選び、その交点すにスルー
ホール１２を設ける。すると、上述のごとく第２．第３
の不導通部１０．１１は互い違いに設けているため、そ
の交点すの第２の内装回路層６上にはパターンが存在し
ており、これによりスルーホール１２は第２の内装回路
１ｉＷ６上に形成された電源回路とのみ電気的に接続す
ることになる。そして、スルーホール１２の先端露出部
を第１の表面層１上に形成したパターン２５に接続する
とともに、そのパターン２５をＩＣチップの所望の端子
２０ａ′に接続する（第３図（Ｃ）参照）。これにより
端子２０ａ′が電源回路に接続されることになる。The second terminal 20a of the IC chip 20 to be mounted on this multilayer printed wiring board, and the first terminal 20a of the IC chip 20 mounted on this multilayer printed wiring board. Second internal circuit layers 5, 6 (
To explain the connection to the power supply voltage and ground,
As described above, since the terminal 20a is located at the intersection point a of the main grid, it is not electrically connected to the power supply voltage or the ground as it is. Therefore, through holes 12 are formed at the intersections of adjacent sub-lattice shapes, and the through holes 1
1 through 2. One of the second internal circuit layers 5 and 6 is connected to the first internal circuit layer. electrically conductive on the second surface layers 1 and 2 (Fig. 3 (
See A). Then, by forming a connection pattern on the surface layer 1 or 2, the terminal 20a and the first. The patterns in the second internal circuit layers 5 and 6 are connected to each other. That is, as shown in FIG. 3(B), for example, I
When it is desired to connect a certain terminal 20a' of the C chip 20 to the power supply voltage, one of the four sub-grid intersections located around the intersection a where the terminal 20a' is located, connects the terminal 20a' to the power supply voltage. An intersection point where a second non-conducting portion 10 is formed in one internal circuit layer 5 is selected, and a through hole 12 is provided at the intersection point. Then, as mentioned above, the second. Third
Since the non-conducting portions 10.11 are provided alternately, there is a pattern on the second internal circuit layer 6 at the intersection thereof, so that the through hole 12 is formed on the second internal circuit layer 1iW6. It will be electrically connected only to the formed power supply circuit. Then, the exposed end portion of the through hole 12 is connected to the pattern 25 formed on the first surface layer 1, and the pattern 25 is connected to a desired terminal 20a' of the IC chip (see FIG. 3(C)). ). This connects the terminal 20a' to the power supply circuit.
同様にして他の端子をアースパターンに接続することが
できる。Other terminals can be connected to the ground pattern in a similar manner.
そして、本実施例では、主格子状の交点ａの周囲に、第
１の内装回路層５または第２の内装回路層６のうち一方
とのみ接続可能な副格子状の交点すがそれぞれ２個づつ
位置しているため、任意の箇所にＩＣチップを実装でき
るとともに、ＩＣチップの端子と内装回路層上のパター
ンとの接続も比較的容易に行うことができる。In this embodiment, around the main grid intersection point a, there are two sub grid intersection points that can be connected to only one of the first internal circuit layer 5 and the second internal circuit layer 6. Since the IC chips are located in parallel, the IC chip can be mounted at any location, and the terminals of the IC chip and the patterns on the internal circuit layer can be connected relatively easily.
また、種々の要因によりＩＣチップの設置箇所が所定地
よりズレ、ＩＣチップの端子が主格子状の交点ａに位置
できない場合がある。かかる場合に、そのまま実装する
とＩＣチップの端子は内装回路と接続されてしまう。従
って、第４図に示すように、端子を挿着する箇所に、そ
の端子より大きな径で透孔３０を穿設し、その透孔３０
内に補助部品３２を挿着する。ここで、補助部品は透孔
３０の内形状と略符合する外形状を有するとともに、樹
脂などの絶縁物からなる本体３２ａの上下端面に第１．
第２の表面層１，２に形成した銅箔板３２ｂを貼着した
形状からなっている。また、本体３２ａの上下方向中心
線上には、貫通孔３２Ｃが穿設されており、この貫通孔
３２ｃ内にＩＣチップの端子が挿入されるようになって
いる。Further, due to various factors, the installation location of the IC chip may be deviated from the predetermined location, and the terminals of the IC chip may not be located at the intersection a of the main grid. In such a case, if the IC chip is mounted as is, the terminals of the IC chip will be connected to the internal circuit. Therefore, as shown in FIG.
The auxiliary part 32 is inserted inside. Here, the auxiliary parts have an outer shape that substantially matches the inner shape of the through hole 30, and have first and second holes on the upper and lower end surfaces of the main body 32a made of an insulating material such as resin.
It has a shape in which copper foil plates 32b formed on the second surface layers 1 and 2 are adhered. Further, a through hole 32C is formed on the vertical center line of the main body 32a, and a terminal of an IC chip is inserted into this through hole 32c.
従って、この補助部品３２を基板に形成した透孔３０内
に挿着した状態では、第４図（Ｂ）に示すように、透孔
３０内側面に露出している第１゜第２の内装回路層５，
６のパターンが補助部品３２の本体３２ａ（絶縁物）で
覆うことになり、ＩＣチップの端子との接続を防止でき
る。また、この補助部品３２の上下端面には銅箔板３２
ｂが貼着されているため、ＩＣチップの端子と第１．第
２の表面層１．２上に形成されたパターンとの接続はで
きる。Therefore, when this auxiliary part 32 is inserted into the through hole 30 formed in the board, as shown in FIG. circuit layer 5,
The pattern No. 6 is covered with the main body 32a (insulator) of the auxiliary component 32, thereby preventing connection with the terminals of the IC chip. Further, copper foil plates 32 are provided on the upper and lower end surfaces of this auxiliary part 32.
b is attached, so the terminal of the IC chip and the first. Connection with the pattern formed on the second surface layer 1.2 is possible.
なお、本発明は上記した実施例に限ることはなく、例え
ば、副格子状の交点すに形成する第２゜第３の不導通部
１０．１１の設置数を減少させても良い。Note that the present invention is not limited to the above-described embodiment, and for example, the number of second and third non-conducting portions 10.11 formed at the intersections of the sub-lattice may be reduced.
すなわち、ＩＣチップは、多数の端子のうち電源電圧並
びにアースパターンに接続させる必要があるのはそれぞ
れ１つづつというのが一般的であり、しかも、該当する
端子は１列側の最側端と、２列側の反対側の最側端にそ
れぞれ設けられている場合が多い。また、ＩＣチップ自
体を一単位とし、多数のＩＣチップを基板上に装着する
場合を考えると、各ＩＣチップ同士は縦横それぞれ直線
上に、すなわち格子状の交点上に位置するように配され
る。従って、第１．第２の内装回路層５゜６上に第１．
第２の不導通部９，１０を形成する必要のある箇所も限
定される。従って、主格子状の所定の交点ａ近傍の副格
子状の交点すのみに第２の不導通部１０または第３の不
導通部１１を形成し、それ以外の箇所には設けないので
ある。In other words, among the many terminals of an IC chip, it is common that only one needs to be connected to the power supply voltage and one to the ground pattern, and moreover, the corresponding terminal is connected to the farthest end of the first row. , are often provided at the farthest end on the opposite side of the second row. Furthermore, when considering the case where the IC chip itself is considered as one unit and a large number of IC chips are mounted on a board, the IC chips are arranged so that they are located on straight lines in both the vertical and horizontal directions, that is, on the intersections of a grid. . Therefore, the first. The first internal circuit layer 5.6 is formed on the second internal circuit layer 5.6.
The locations where the second non-conducting portions 9 and 10 need to be formed are also limited. Therefore, the second non-conducting portion 10 or the third non-conducting portion 11 is formed only at the intersection point of the sub-lattice shape near the predetermined intersection a of the main lattice shape, and is not provided at any other location.
また、第２．第３の不導通部の設置箇所並びに設置数は
、実施例並びに上述した変形例に限られることはなく、
任意とすることができる。Also, the second. The installation location and the number of installations of the third non-conducting portion are not limited to the embodiment and the modified example described above,
Can be optional.
また、第１の不導通部を形成する箇所である主格子状の
交点ａを、インチピッチの第１の主格子とミリピッチの
第２の主格子の２ａ類とし、それらを同一基板上に形成
するようにしてもよい。この様にすることにより、種々
のＩＣピッチを同一基板上に容易に実装可能となるので
ある。In addition, the intersection a of the main grid, which is the location where the first non-conducting part is formed, is set to type 2a of the inch pitch first main grid and the millimeter pitch second main grid, and they are formed on the same substrate. You may also do so. By doing so, various IC pitches can be easily mounted on the same substrate.
（発明の効果）
以上のように、本発明に係る多層プリント配線板によれ
ば、内装回路層パターンを共通化することができる。(Effects of the Invention) As described above, according to the multilayer printed wiring board according to the present invention, the internal circuit layer pattern can be made common.
その結果、予め所定の内装回路層を形成するとともに、
表面層には、同等パターンを形成しない状態の基板を多
数製造・貯蔵できるため、プリント配線板を製造する際
には表面層に形成するパターンのみの設計・製造を行え
ば良いため、受注から製品完了までの時間が短縮される
。As a result, a predetermined internal circuit layer is formed in advance, and
Since it is possible to manufacture and store a large number of substrates without forming the same pattern on the surface layer, when manufacturing printed wiring boards, only the pattern to be formed on the surface layer needs to be designed and manufactured. Completion time is reduced.
第１図は本発明に係る多層プリント配線板の一実施例を
示す斜視図、第２図（Ａ）は第１の内装回路層を示す要
部拡大平面図、第２図（Ｂ）は第２の内装回路層を示す
要部拡大平面図、第３図（Ａ）はＩＣチップの端子と第
１の内装回路層との接続状態を示す断面図、第３図（Ｂ
）はＩＣチップの端子と第２の内装回路層との接続を示
す平面図、第３図（Ｃ）は第３図（Ｂ）のＡ−Ａ矢視断
面図、第４図は一使用例を示す図である。
１・・・第１の表面層 ２・・・第２の表面層３・
・・絶縁層 ５・・・第１の内装回路層６・
・・第２の内装回路層 ９・・・第１の不導通部１０・
・・第２の不導通部 １１・・・第３の不導通部１２・
・・スルーホール ２０・・・ＩＣチップ２０ｇ・・
・端子
特許出願人 安 藤 征 治
代 理 人 弁理士 −色健輔同
弁理士 松本雅利
第４図
（Ａ）
ス２
（Ｂ）
ＩFIG. 1 is a perspective view showing an embodiment of a multilayer printed wiring board according to the present invention, FIG. 2(A) is an enlarged plan view of main parts showing a first internal circuit layer, and FIG. FIG. 3 (A) is an enlarged plan view of the main parts showing the second internal circuit layer, FIG.
) is a plan view showing the connection between the terminal of the IC chip and the second internal circuit layer, FIG. 3(C) is a cross-sectional view taken along the line A-A in FIG. 3(B), and FIG. 4 is an example of use. FIG. 1... First surface layer 2... Second surface layer 3.
...Insulating layer 5...First internal circuit layer 6.
...Second interior circuit layer 9...First non-conducting portion 10.
...Second non-conducting part 11...Third non-conducting part 12.
...Through hole 20...IC chip 20g...
・Terminal patent applicant Masaharu Ando, patent attorney - Kensuke Shiro
Patent Attorney Masatoshi Matsumoto Figure 4 (A) S2 (B) I
Claims (1)
線板において、該内装回路層上の少なくとも主格子状の
交点には各層間に略一致する不導通部が形成され、かつ
、該内装回路層上の副格子状の交点上の所定位置には他
の不導通部が形成されたことを特徴とする多層プリント
配線板。In a multilayer printed wiring board having at least one internal circuit layer, a non-conducting portion that substantially coincides between each layer is formed at at least the intersection of the main grid on the internal circuit layer, and A multilayer printed wiring board characterized in that other non-conducting portions are formed at predetermined positions on the intersections of the sub-lattice.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11167588A JPH01282888A (en) | 1988-05-10 | 1988-05-10 | Multilayer printed wiring board |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP11167588A JPH01282888A (en) | 1988-05-10 | 1988-05-10 | Multilayer printed wiring board |
Publications (1)
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| JPH01282888A true JPH01282888A (en) | 1989-11-14 |
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Family Applications (1)
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|---|---|---|---|
| JP11167588A Pending JPH01282888A (en) | 1988-05-10 | 1988-05-10 | Multilayer printed wiring board |
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| Country | Link |
|---|---|
| JP (1) | JPH01282888A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000018202A1 (en) * | 1998-09-17 | 2000-03-30 | Ibiden Co., Ltd. | Multilayer build-up wiring board |
-
1988
- 1988-05-10 JP JP11167588A patent/JPH01282888A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000018202A1 (en) * | 1998-09-17 | 2000-03-30 | Ibiden Co., Ltd. | Multilayer build-up wiring board |
| US6613986B1 (en) | 1998-09-17 | 2003-09-02 | Ibiden Co., Ltd. | Multilayer build-up wiring board |
| US7514779B2 (en) | 1998-09-17 | 2009-04-07 | Ibiden Co., Ltd. | Multilayer build-up wiring board |
| US7847318B2 (en) | 1998-09-17 | 2010-12-07 | Ibiden Co., Ltd. | Multilayer build-up wiring board including a chip mount region |
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