JPH01270484A - ディジタル構内交換機 - Google Patents
ディジタル構内交換機Info
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- JPH01270484A JPH01270484A JP63099638A JP9963888A JPH01270484A JP H01270484 A JPH01270484 A JP H01270484A JP 63099638 A JP63099638 A JP 63099638A JP 9963888 A JP9963888 A JP 9963888A JP H01270484 A JPH01270484 A JP H01270484A
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Links
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/06—Time-space-time switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Sub-Exchange Stations And Push- Button Telephones (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、発信が不可とされているチャネルを有する
ディジタルトランクを備えたディジタル構内交換機の改
良に関するものである。
ディジタルトランクを備えたディジタル構内交換機の改
良に関するものである。
(従来の技術)
従来より知られているディジタル構内交換機の構成を第
3図に示す。このディジタル構内交換機では、アナログ
網に接続されるアナログトランク103のほかに、DS
−1フオーマツトのT1ディジタルラインとのインタフ
ェースを行うディジタルトランク104が備えられてい
る。102は内線インタフェース、105は中央処理系
、106は時間スイッチを示す。内線インタフェース1
02には内線電話機101が接続され発着信可能となっ
ている。
3図に示す。このディジタル構内交換機では、アナログ
網に接続されるアナログトランク103のほかに、DS
−1フオーマツトのT1ディジタルラインとのインタフ
ェースを行うディジタルトランク104が備えられてい
る。102は内線インタフェース、105は中央処理系
、106は時間スイッチを示す。内線インタフェース1
02には内線電話機101が接続され発着信可能となっ
ている。
中央処理系105はデータバス(シリアルバス)108
を介して内線インタフェース102、アナログトランク
103、ディジタルトランク104との間で制御データ
の送受を行う。時間スイッチ106はディジタルトラン
ク104から信号線109を介して同期クロックを得て
動作し、内線インタフェース102、アナログトランク
103、ディジタルトランク104へ第4図へ示すよう
な8KH2の同期クロックと2.048 MH2の同期
クロックとを夫々信号線110 、111を介して与え
、また、PCMバス107を介して所定スロットの信号
の入換えを行つて通話可能としている。
を介して内線インタフェース102、アナログトランク
103、ディジタルトランク104との間で制御データ
の送受を行う。時間スイッチ106はディジタルトラン
ク104から信号線109を介して同期クロックを得て
動作し、内線インタフェース102、アナログトランク
103、ディジタルトランク104へ第4図へ示すよう
な8KH2の同期クロックと2.048 MH2の同期
クロックとを夫々信号線110 、111を介して与え
、また、PCMバス107を介して所定スロットの信号
の入換えを行つて通話可能としている。
上記のディジタル構内交換機のディジタルトランク10
4は、第5図に示される如くの構成を有し、T1網との
間で第6図に示されるDS−1フオーマツトのディジタ
ルデータの送受を行う。DS−1フオーマツトのディジ
タルデータは、第6図に示されるように、1.544M
b/s、193ビツトで構成される24チヤネル(1フ
レーム)が24フレーム(Fr 1. Fr 2.−、
Fr 24)続いて構成されたマルチフレーム構成と
なっている。各フレームは同期用のSビットから始まり
、各フレームの24番目のチャネルはシグナリングデー
タの伝送用のチャネルである。このシグナリングデータ
のチャネルは1チヤネルから23チヤネルまでの23チ
ャネル分のシグナリングを伝送されるために用いられる
から、24フレーム毎に1つの24番目のチャネルはシ
グナリングデータが挿入されない。ここに、シグナリン
グデータは、アナログトランクにおけるフック情報(オ
ンフック/オフフック)、ダイヤルパルス等の信号に対
応するデータである。各チャネルは8ビツトで構成され
る。また、チャネル24では、LSBから6ビツトにシ
グナリングデータXを挿入し、MSBとその次のビット
を夫々AA とするとき、Ao、AIIIは第Xフレ
ーn#m ムFrxに対して、以下で決定される値が挿入される。
4は、第5図に示される如くの構成を有し、T1網との
間で第6図に示されるDS−1フオーマツトのディジタ
ルデータの送受を行う。DS−1フオーマツトのディジ
タルデータは、第6図に示されるように、1.544M
b/s、193ビツトで構成される24チヤネル(1フ
レーム)が24フレーム(Fr 1. Fr 2.−、
Fr 24)続いて構成されたマルチフレーム構成と
なっている。各フレームは同期用のSビットから始まり
、各フレームの24番目のチャネルはシグナリングデー
タの伝送用のチャネルである。このシグナリングデータ
のチャネルは1チヤネルから23チヤネルまでの23チ
ャネル分のシグナリングを伝送されるために用いられる
から、24フレーム毎に1つの24番目のチャネルはシ
グナリングデータが挿入されない。ここに、シグナリン
グデータは、アナログトランクにおけるフック情報(オ
ンフック/オフフック)、ダイヤルパルス等の信号に対
応するデータである。各チャネルは8ビツトで構成され
る。また、チャネル24では、LSBから6ビツトにシ
グナリングデータXを挿入し、MSBとその次のビット
を夫々AA とするとき、Ao、AIIIは第Xフレ
ーn#m ムFrxに対して、以下で決定される値が挿入される。
AIII=Ax
A = A8+12 (x<12)Ax +12
(x>12) 1 (x=12.24> 上記のようなデータフォーマットでデータの送受を行う
ディジタルトランク104には、PCMバス107のタ
イムスロットのシリアルなデータを取込んでパラレルな
データとするS/P変換器201、このS/P変換器2
01の出力を受取って、パラレルデータをシリアルデー
タに変換するP/S変換器205へ送出するバッファメ
モリ203が設けられている。このバッファメモリ20
3は信号線110゜111と信号線223 、225と
の同期クロックに位相差があるため、これを吸収すべく
設けられている。
(x>12) 1 (x=12.24> 上記のようなデータフォーマットでデータの送受を行う
ディジタルトランク104には、PCMバス107のタ
イムスロットのシリアルなデータを取込んでパラレルな
データとするS/P変換器201、このS/P変換器2
01の出力を受取って、パラレルデータをシリアルデー
タに変換するP/S変換器205へ送出するバッファメ
モリ203が設けられている。このバッファメモリ20
3は信号線110゜111と信号線223 、225と
の同期クロックに位相差があるため、これを吸収すべく
設けられている。
P/S変換器205によってシリアルに変換されたデー
タは、クロスポイントスイッチ250へ送出される。ク
ロスポイントスイッチ250では、P/S変換器205
から送出されたデータのうち所定チャネルのデータをス
ピード変換回路207へ他のチャネルのデータをオープ
ン端子へ与えて不要なチャネルのデータが送出されぬよ
うにしている。スピード変換回路207は、ディジタル
構内交換機内のデータの転送速度とディジタル回線のデ
ータの伝送速度との差を吸収するための回路である。ス
ピード変換回路207により速度変換されたデータはド
ライバ208で必要な電力を与えられ、イコライザ20
9を介して等化されてT115へ到るT1ディジタルラ
インへ送出される。逆に、T1網からT1ディジタルラ
インを介して送られてきたDS−1フオーマツトのデー
タはレシーバ210で受信され、スピード変換回路22
4及びDPLL (ディジタルPLL回路〉213へ送
出される。スピード変換回路224で速度変換された受
信データは、クロスポイントスイッチ250 、 S/
P変換器206、バッファメモリ2OA 、 P/S変
換器202の経路で送信データと逆の処理がなされる。
タは、クロスポイントスイッチ250へ送出される。ク
ロスポイントスイッチ250では、P/S変換器205
から送出されたデータのうち所定チャネルのデータをス
ピード変換回路207へ他のチャネルのデータをオープ
ン端子へ与えて不要なチャネルのデータが送出されぬよ
うにしている。スピード変換回路207は、ディジタル
構内交換機内のデータの転送速度とディジタル回線のデ
ータの伝送速度との差を吸収するための回路である。ス
ピード変換回路207により速度変換されたデータはド
ライバ208で必要な電力を与えられ、イコライザ20
9を介して等化されてT115へ到るT1ディジタルラ
インへ送出される。逆に、T1網からT1ディジタルラ
インを介して送られてきたDS−1フオーマツトのデー
タはレシーバ210で受信され、スピード変換回路22
4及びDPLL (ディジタルPLL回路〉213へ送
出される。スピード変換回路224で速度変換された受
信データは、クロスポイントスイッチ250 、 S/
P変換器206、バッファメモリ2OA 、 P/S変
換器202の経路で送信データと逆の処理がなされる。
D P L 1213では、受信データから、2MH2
のクロックを作成して信号線211を介してスピード変
換回路224へ与え、1.5 MH2のクロックを作成
して信号線212を介してスピード変換回路207へ与
える。また、D P L L213は第4図に示した8
KH2の同期クロックAと同じ周波数の同期クロックB
及び2.048 MH2の同期クロックを作成して信号
線223 、225を介してバッファメモリ203 、
204の制御回路260(第7図)へ与え、信号線21
4を介して8KH2のクロックをP L L215へ与
える。
のクロックを作成して信号線211を介してスピード変
換回路224へ与え、1.5 MH2のクロックを作成
して信号線212を介してスピード変換回路207へ与
える。また、D P L L213は第4図に示した8
KH2の同期クロックAと同じ周波数の同期クロックB
及び2.048 MH2の同期クロックを作成して信号
線223 、225を介してバッファメモリ203 、
204の制御回路260(第7図)へ与え、信号線21
4を介して8KH2のクロックをP L L215へ与
える。
pH215は与えられたクロックに基づき時間スイッチ
106が必要とする同期クロックを作成し、信号線10
9を介して時間スイッチ106へ送出する。
106が必要とする同期クロックを作成し、信号線10
9を介して時間スイッチ106へ送出する。
制御回路260には、時間スイッチ10Bから信号線1
10 、111を介し78KHzの同期クロックA12
.048 MH2の同期クロックが与えられている。
10 、111を介し78KHzの同期クロックA12
.048 MH2の同期クロックが与えられている。
また、データバス108には、送受信回路218が接続
され、中央処理系105との間でデータの送受を行う。
され、中央処理系105との間でデータの送受を行う。
送受信回路218はデータバス222と接続され、デー
タバス222にはCPL、1221 、バッフ7メモリ
219 、220が接続されている。バッファメモリ2
19 、220は、バッフ7メモリ203 、204と
CPU221との動作速度の差を吸収するために設けら
れている。バッファメモリ204 (203>とバッ
フ7メモリ220 (219)とCP U 221及
び制御回路260との部分の詳細な構成を第7図に示す
。バッファメモリ204 (203>、 220
(219>はデュアルポートRAMからなり、バッフ7
メモリ204(203)へのデータ書込み及び読出し、
バッフ7メモリ220へのデータ書込み、バッファメモ
リ219からのデータの読出しは制御回路260が行い
、バッフ7メモリ219へのデータの書込み及びバッフ
7メモリ220からのデータの読出しはCPU221が
行う。
タバス222にはCPL、1221 、バッフ7メモリ
219 、220が接続されている。バッファメモリ2
19 、220は、バッフ7メモリ203 、204と
CPU221との動作速度の差を吸収するために設けら
れている。バッファメモリ204 (203>とバッ
フ7メモリ220 (219)とCP U 221及
び制御回路260との部分の詳細な構成を第7図に示す
。バッファメモリ204 (203>、 220
(219>はデュアルポートRAMからなり、バッフ7
メモリ204(203)へのデータ書込み及び読出し、
バッフ7メモリ220へのデータ書込み、バッファメモ
リ219からのデータの読出しは制御回路260が行い
、バッフ7メモリ219へのデータの書込み及びバッフ
7メモリ220からのデータの読出しはCPU221が
行う。
このようなディジタル構内交換機において、内線電話[
101からディジタルトランク104への発信データは
データバス108を介して内線インタフェース102か
ら中央処理系105へ送出される。中央処理系105は
送られてきたデータがディジタルトランク104への発
信データであることを検出すると、ディジタルトランク
104へ対してオフフック情報をデータバス108を介
して送出する。ディジタルトランク104では、送受信
回路218がオフフッタ情報を受取り、CPU221が
オフフック情報を取込むことになる。CP(J221は
このオフフッタ情報を内線電話機101の発信要求に係
るチャネルへオフフッタ情報を送出すべく、所定のタイ
ミングでオフフック情報をバッフ7メモリ219へ書込
む。第8図にはバッファメモリ220に格納されたDS
−1フオーマツトの各フレームの第24番目のチャネル
へ書込まれるデータCh1〜ch24が、バッフ7メモ
リ203 (204)へ更に転送される様子が示され
ている。また、この場合のタイミングチャートが第9図
に示されている。一方、バッファメモリ203 、20
4の動作を示すタイミングチャートが第10図に示され
ている。即ち、バッファメモリ203へのチャネル3の
データ入力は同期信号Bのパルスからチャネル3のスロ
ット分だけ遅れたタイミングで行われ、その出力タイミ
ングは同期信号Bのパルスからチャネル3のスロット分
だけ遅れて行われる。一方、CP U 221は第11
図に示されるタイミングチャートのようにft1161
1信号を出力してバッファメモリ220のデータ(ここ
では、第3フレームの24チヤネルのデータ)を取出す
。このように、CPU221はバッファメモリ219へ
送信データの各フレームのチャネル24へ入れるべきデ
ータを書込み、受信データの各フレームのチャネル24
のデータをバッファメモリ220から読出す。一方、制
御回路260は送信データの各フレームのチャネル24
のデータをバッフ7メモリ219から、他のデータをS
/P変換器201から得てバッファメモリ203へ書込
むとともに、受信データの各フレームのチャネル24の
データをバッフ7メモリ220へ書込むのである。
101からディジタルトランク104への発信データは
データバス108を介して内線インタフェース102か
ら中央処理系105へ送出される。中央処理系105は
送られてきたデータがディジタルトランク104への発
信データであることを検出すると、ディジタルトランク
104へ対してオフフック情報をデータバス108を介
して送出する。ディジタルトランク104では、送受信
回路218がオフフッタ情報を受取り、CPU221が
オフフック情報を取込むことになる。CP(J221は
このオフフッタ情報を内線電話機101の発信要求に係
るチャネルへオフフッタ情報を送出すべく、所定のタイ
ミングでオフフック情報をバッフ7メモリ219へ書込
む。第8図にはバッファメモリ220に格納されたDS
−1フオーマツトの各フレームの第24番目のチャネル
へ書込まれるデータCh1〜ch24が、バッフ7メモ
リ203 (204)へ更に転送される様子が示され
ている。また、この場合のタイミングチャートが第9図
に示されている。一方、バッファメモリ203 、20
4の動作を示すタイミングチャートが第10図に示され
ている。即ち、バッファメモリ203へのチャネル3の
データ入力は同期信号Bのパルスからチャネル3のスロ
ット分だけ遅れたタイミングで行われ、その出力タイミ
ングは同期信号Bのパルスからチャネル3のスロット分
だけ遅れて行われる。一方、CP U 221は第11
図に示されるタイミングチャートのようにft1161
1信号を出力してバッファメモリ220のデータ(ここ
では、第3フレームの24チヤネルのデータ)を取出す
。このように、CPU221はバッファメモリ219へ
送信データの各フレームのチャネル24へ入れるべきデ
ータを書込み、受信データの各フレームのチャネル24
のデータをバッファメモリ220から読出す。一方、制
御回路260は送信データの各フレームのチャネル24
のデータをバッフ7メモリ219から、他のデータをS
/P変換器201から得てバッファメモリ203へ書込
むとともに、受信データの各フレームのチャネル24の
データをバッフ7メモリ220へ書込むのである。
ところで、このディジタル構内交換はでは、中央処理系
105は、トランクがどのようなものであれ、即ち、ト
ランクがアナログであれディジタルであれ、データバス
108を介して制御データを送受しているだけであり、
ディジタルトランク104からT1網へ送出されるデー
タのどのチャネルがシグナリングデータ用とされるか等
には関与しない。即ち、DS−1フオーマツトとしては
、様々なものがあるが、これらに対応する場合にはディ
ジタルトランク104を別構成とし、中央処理系105
の構成・処理を変えずに対応している。従って、上記の
場合には、中央処理系105はチャネル24に対する発
信データを内線電話機101から受取り、通常のチャネ
ルへの発信の場合と同様にオフフッタ情報をディジタル
トランク104へ送出する。
105は、トランクがどのようなものであれ、即ち、ト
ランクがアナログであれディジタルであれ、データバス
108を介して制御データを送受しているだけであり、
ディジタルトランク104からT1網へ送出されるデー
タのどのチャネルがシグナリングデータ用とされるか等
には関与しない。即ち、DS−1フオーマツトとしては
、様々なものがあるが、これらに対応する場合にはディ
ジタルトランク104を別構成とし、中央処理系105
の構成・処理を変えずに対応している。従って、上記の
場合には、中央処理系105はチャネル24に対する発
信データを内線電話機101から受取り、通常のチャネ
ルへの発信の場合と同様にオフフッタ情報をディジタル
トランク104へ送出する。
一方、ディジタルトランク104は、チャネル24が通
話用でなくシグナリング用となっているため、上記オフ
フッタ情報を受取っても、T1ディジタル網への発信を
行わず、中央処理系105へ何らのデータの返送をも行
わない。このため、チャネル24を選択して発信せんと
した内線電話機101では無音のままとなり、内線話者
はどうなっているのか判らず、使い勝手が悪いという問
題点があった。
話用でなくシグナリング用となっているため、上記オフ
フッタ情報を受取っても、T1ディジタル網への発信を
行わず、中央処理系105へ何らのデータの返送をも行
わない。このため、チャネル24を選択して発信せんと
した内線電話機101では無音のままとなり、内線話者
はどうなっているのか判らず、使い勝手が悪いという問
題点があった。
(発明が解決しようとする課題)
上記のように従来のディジタル構内交換機によると、中
央処理系は、ディジタルトランクがどのチャネルをシグ
ナリング用としているかに関係なく処理を行っていたた
め、内線電話機からシグナリング用等の発信不可のチャ
ネルへ発信がなされた場合には、内線電話機は無音の状
態となり、内線話者はどうなっているのか判らず、使い
勝手が悪いという問題点があった。
央処理系は、ディジタルトランクがどのチャネルをシグ
ナリング用としているかに関係なく処理を行っていたた
め、内線電話機からシグナリング用等の発信不可のチャ
ネルへ発信がなされた場合には、内線電話機は無音の状
態となり、内線話者はどうなっているのか判らず、使い
勝手が悪いという問題点があった。
本発明はこのような従来のディジタル構内交換機の問題
点を解決せんとしてなされたもので、その目的は、内線
からディジタルトランクの発信不可のチャネルへ発信要
求が出された場合に、発信不可であることを報知して使
い勝手の向上を図ったディジタル構内交換償を提供する
ことである。
点を解決せんとしてなされたもので、その目的は、内線
からディジタルトランクの発信不可のチャネルへ発信要
求が出された場合に、発信不可であることを報知して使
い勝手の向上を図ったディジタル構内交換償を提供する
ことである。
[発明の構l1J
(課題を解決するための手段)
本発明では、ディジタル網に接続され、発信が不可とさ
れている所定チャネルを有するディジタルトランクと、 内線から前記ディジタルトランクの前記所定チャネルへ
の発信要求があるか否か検出し、当該発信要求があった
ことを検出した場合には、前記内線へ発信不可を示す可
聴音信号を送出する発信不可報知手段とを備えさせてデ
ィジタル構内交換機を構成した。
れている所定チャネルを有するディジタルトランクと、 内線から前記ディジタルトランクの前記所定チャネルへ
の発信要求があるか否か検出し、当該発信要求があった
ことを検出した場合には、前記内線へ発信不可を示す可
聴音信号を送出する発信不可報知手段とを備えさせてデ
ィジタル構内交換機を構成した。
(作用)
上記構成によると、内線から発信が不可とされている所
定チャネルへ発信要求が出された場合には、内線へ発信
不可を示す可聴音が返送され、内線話者は発信不可を知
ることができる。
定チャネルへ発信要求が出された場合には、内線へ発信
不可を示す可聴音が返送され、内線話者は発信不可を知
ることができる。
(実施例)
以下、図面を参照して本発明の一実施例を説明する。本
実施例に係るディジタル構内交換機の構成は、第3図に
示したものと同様でおるが、ディジタルトランク104
が第5図に示されたものと異なり、第1図にその要部が
示されたものとなっている。第1図に示される本発明の
一実施例に係るディジタルトランク104Aのうち、第
5図のディジタルトランク104と同一の構成は省略さ
れている。この実施例においては、発信不可なチャネル
の「番号Jデータがセットされるレジスタ706、可聴
音信号の送出制御に用いられるデータ「1」がセットさ
れるレジスタ70Bが、データバス222に接続される
。また、発信不可を示す可聴音信号であるPCMデータ
が格納されたEPROM701、DS−1フオーマツト
のいずれのチャネルと対応するデータがPCMバス10
7上に送出されているかを示すチャネルカウンタ703
、DS−1フオーマツトの発信不可のチャネルと対応
するデータがPC〜1バス107へ送出されるタイミン
グを検出するコンパレータ702 、EPROM701
のアドレス指定を行うアドレスカウンタ705 、EP
ROM701をイネーブル/アンイネーブルとするため
のアンドゲート707、バッフ7メモリ220を書込み
禁止状態とするインバー’3708が設けられている。
実施例に係るディジタル構内交換機の構成は、第3図に
示したものと同様でおるが、ディジタルトランク104
が第5図に示されたものと異なり、第1図にその要部が
示されたものとなっている。第1図に示される本発明の
一実施例に係るディジタルトランク104Aのうち、第
5図のディジタルトランク104と同一の構成は省略さ
れている。この実施例においては、発信不可なチャネル
の「番号Jデータがセットされるレジスタ706、可聴
音信号の送出制御に用いられるデータ「1」がセットさ
れるレジスタ70Bが、データバス222に接続される
。また、発信不可を示す可聴音信号であるPCMデータ
が格納されたEPROM701、DS−1フオーマツト
のいずれのチャネルと対応するデータがPCMバス10
7上に送出されているかを示すチャネルカウンタ703
、DS−1フオーマツトの発信不可のチャネルと対応
するデータがPC〜1バス107へ送出されるタイミン
グを検出するコンパレータ702 、EPROM701
のアドレス指定を行うアドレスカウンタ705 、EP
ROM701をイネーブル/アンイネーブルとするため
のアンドゲート707、バッフ7メモリ220を書込み
禁止状態とするインバー’3708が設けられている。
チャネルカウンタ703は信号線110の同期クロック
Aのパルスでクリヤされ、信号線111の同期クロック
のパルスに同期して歩進される。チャネルカウンタ70
3の出力とレジスタ704の内容とがコンパレータ70
2へ与えられて比較される。アドレスカウンタ705は
レジスタ706にrOJが入っているときクリヤ状態と
され、「1」が入ると信号線110の同期クロックAの
パルスにより歩進される。アドレスカウンタ705はO
〜23のアドレスをEPROM701のアドレス端子へ
与える。レジスタ706に「1」がセットされ、コンパ
レータ702で一致の検出がなされたとき、アンドゲー
ト701からHレベルの信号が出力され、E P R0
M701をイネーブル状態とし、インバータ708を介
してバッファメモリ220の所定制御信号がLレベルと
されてバッファメモリ220tfi書込み不可状態にあ
かれる。EPROM701の出力データはP/S変換器
202を介してPCMバス101のDS−1フオーマツ
トのチャネル24と対応するタイムスロットへ送出され
る。一方、CPU221 Aは、中央処理系105から
データバス108を介して送出されるオフフック情報が
DS−1フオーマツトのいずれのチャネルに対する発信
要求かを検出している。上記オフフッタ情報には、発信
すべきチャネルデータが付加されているから、CPU2
21 Aはこのチャネルデータに基づきシグナリング用
のチャネル(発信不可のチャネル)24への発信要求か
を検出し、チャネル24への発信要求である場合には、
レジスタ704へ「24」をセットし、レジスタ706
へ「1」をセットするように働く。
Aのパルスでクリヤされ、信号線111の同期クロック
のパルスに同期して歩進される。チャネルカウンタ70
3の出力とレジスタ704の内容とがコンパレータ70
2へ与えられて比較される。アドレスカウンタ705は
レジスタ706にrOJが入っているときクリヤ状態と
され、「1」が入ると信号線110の同期クロックAの
パルスにより歩進される。アドレスカウンタ705はO
〜23のアドレスをEPROM701のアドレス端子へ
与える。レジスタ706に「1」がセットされ、コンパ
レータ702で一致の検出がなされたとき、アンドゲー
ト701からHレベルの信号が出力され、E P R0
M701をイネーブル状態とし、インバータ708を介
してバッファメモリ220の所定制御信号がLレベルと
されてバッファメモリ220tfi書込み不可状態にあ
かれる。EPROM701の出力データはP/S変換器
202を介してPCMバス101のDS−1フオーマツ
トのチャネル24と対応するタイムスロットへ送出され
る。一方、CPU221 Aは、中央処理系105から
データバス108を介して送出されるオフフック情報が
DS−1フオーマツトのいずれのチャネルに対する発信
要求かを検出している。上記オフフッタ情報には、発信
すべきチャネルデータが付加されているから、CPU2
21 Aはこのチャネルデータに基づきシグナリング用
のチャネル(発信不可のチャネル)24への発信要求か
を検出し、チャネル24への発信要求である場合には、
レジスタ704へ「24」をセットし、レジスタ706
へ「1」をセットするように働く。
このように構成されたディジタル構内交換機で、内線電
話機101からT1ディジタルラインのチャネル24へ
の発信が行われた場合には、以下のような動作がなされ
る。ディジタルトランク104 Aのチャネル24に対
して内線電話機101から発信要求が出されると、内線
インタフェース102からデータバス108を介して中
央処理系105へ発信データが送出される。中央処理系
105は発信データを検出してオフフッタ情報(チャネ
ル24に対するもの)をデータバス108を介してディ
ジタルトランク104 Aへ送出する。CPU221
Aは、このオフフック情報を送受信回路218、データ
バス222を経て受取り、シグナリング用のチャネル2
4への発信要求でおることを検出し、レジスタ704へ
「24」をセットし、レジスタ706へ「1」をセット
する。
話機101からT1ディジタルラインのチャネル24へ
の発信が行われた場合には、以下のような動作がなされ
る。ディジタルトランク104 Aのチャネル24に対
して内線電話機101から発信要求が出されると、内線
インタフェース102からデータバス108を介して中
央処理系105へ発信データが送出される。中央処理系
105は発信データを検出してオフフッタ情報(チャネ
ル24に対するもの)をデータバス108を介してディ
ジタルトランク104 Aへ送出する。CPU221
Aは、このオフフック情報を送受信回路218、データ
バス222を経て受取り、シグナリング用のチャネル2
4への発信要求でおることを検出し、レジスタ704へ
「24」をセットし、レジスタ706へ「1」をセット
する。
このとき、チャネルカウンタ703が信号線111を介
して与えられる同期クロックのパルスに同期してその出
力を「1」〜「24」として出力している。
して与えられる同期クロックのパルスに同期してその出
力を「1」〜「24」として出力している。
このNJ〜「24」はPCMバス107のタイムスロッ
トがDS−1フオーマツトのいずれのチャネルと対応す
るかを示している。そして、チャネルカウンタ703の
出力が「24」となると、コンパレータ702の入力が
一致して、その出力がHレベルとなり、レジスタ706
の出力がHレベル(NJ)であることから、アンドゲー
ト707の出力がHレベルとなる。この結果、EPRO
Mがイネーブル状態に、バッファメモリ220が書込み
禁止状態とされる。これによって、アドレスカウンタ7
05の出力するアドレスに対応して、チャネル24のタ
イミングでEPROM701に格納されているリオーダ
トーン(reorder)に対応したPCMデータが出
力され、このPCMデータがP/S変換器202からP
CMバス107を介して時間スイッチ107へ送られ、
内線インタフェース102へ送出され、内線電話機10
1ではリオーダトーンを聞くことができるようになる(
第2図)。
トがDS−1フオーマツトのいずれのチャネルと対応す
るかを示している。そして、チャネルカウンタ703の
出力が「24」となると、コンパレータ702の入力が
一致して、その出力がHレベルとなり、レジスタ706
の出力がHレベル(NJ)であることから、アンドゲー
ト707の出力がHレベルとなる。この結果、EPRO
Mがイネーブル状態に、バッファメモリ220が書込み
禁止状態とされる。これによって、アドレスカウンタ7
05の出力するアドレスに対応して、チャネル24のタ
イミングでEPROM701に格納されているリオーダ
トーン(reorder)に対応したPCMデータが出
力され、このPCMデータがP/S変換器202からP
CMバス107を介して時間スイッチ107へ送られ、
内線インタフェース102へ送出され、内線電話機10
1ではリオーダトーンを聞くことができるようになる(
第2図)。
このように本実施例では、シグナリング用のチャネル2
4へ発信した場合には、内線には発信不可を示すリオー
ダトーンが返送され、内線話者は発信不可を知ることが
できる。尚、他の方式でチャネル24以外を発信不可と
する場合でも、ディジタルトランク104 Aで対応可
能である。
4へ発信した場合には、内線には発信不可を示すリオー
ダトーンが返送され、内線話者は発信不可を知ることが
できる。尚、他の方式でチャネル24以外を発信不可と
する場合でも、ディジタルトランク104 Aで対応可
能である。
尚、このPCMデータが送出されるタイムスロットは、
もともとクロスポイントスイッチ250によってデータ
が送られて来ないチャネルに対応する。つまり、T1f
f1から送られてくるDS−1フオーマツトのチャネル
1〜23のいずれかが(複数でも可)、用いられていな
いチャネルとなっていて、この用いられぬチャネルのタ
イミングでクロスポイントスイッチ250のオーブン端
子とレシーバ210側とが接続され、空きのタイムスロ
ットが作られる。この空きのタイムスロットがチャネル
24用にPCMバス107上で割当てられる。また、チ
ャネル24のシグナリング用のデータは制御回路260
によりバッフ1メモリ220へ書込まれる。そして、チ
ャネル1〜23に対応するPCMバス107のタイムス
ロットには、チャネル1〜23のデータが乗せ換えられ
る。ただし、空きのタイムスロットは、チャネル24に
対応してPCMデータを挿入されるものを除き用いられ
ない。
もともとクロスポイントスイッチ250によってデータ
が送られて来ないチャネルに対応する。つまり、T1f
f1から送られてくるDS−1フオーマツトのチャネル
1〜23のいずれかが(複数でも可)、用いられていな
いチャネルとなっていて、この用いられぬチャネルのタ
イミングでクロスポイントスイッチ250のオーブン端
子とレシーバ210側とが接続され、空きのタイムスロ
ットが作られる。この空きのタイムスロットがチャネル
24用にPCMバス107上で割当てられる。また、チ
ャネル24のシグナリング用のデータは制御回路260
によりバッフ1メモリ220へ書込まれる。そして、チ
ャネル1〜23に対応するPCMバス107のタイムス
ロットには、チャネル1〜23のデータが乗せ換えられ
る。ただし、空きのタイムスロットは、チャネル24に
対応してPCMデータを挿入されるものを除き用いられ
ない。
[発明の効果]
以上説明したように、本発明によれば、内線からディジ
タルトランクの発信不可のチャネルへ発信要求が出され
た場合に発信不可を示す可聴音が返送され、話者は発信
不可を知ることができる。
タルトランクの発信不可のチャネルへ発信要求が出され
た場合に発信不可を示す可聴音が返送され、話者は発信
不可を知ることができる。
第1図は本発明の要部を示すブロック図、第2図は第1
図の動作を説明するためのタイミングチャート、第3図
はディジタル交換機の構成を示すブロック図、第4図は
時間スイッチから送出される同期クロックを示す図、第
5図は従来のディジタルトランクを示すブロック図、第
6図はDS−1フオーマツトを示す図、第7図は第5図
の要部のブロック図、第8図はバッフ7メモリ203゜
204とバッフ7メモリ219 、220との間のデー
タ送受を示す図、第9図はバッフ7メモリ219とバッ
フ7メモリ203との間のデータ書込みを示すタイミン
グチャート、第10図はバッフ1メモリ203゜204
のデータ続出し書込みを示すタイミングチャート、第1
1図はバッファメモリ220からのデータ読出しを示す
タイミングチャートである。 101・・・内線電話機 102・・・内線インタフェ
ース103・・・アナログトランク 104 、104 A・・・ディジタルトランク105
・・・中央処理系 106・・・時間スイッチ221A
・・・CPU 701・・・EPROM702・・・
コンパレータ 703・・・チャネルカウンタ 704 、706・・・レジスタ 705・・・アドレスカウンタ 代理人 弁理士 本 1) 崇 110 如別70=7A (2,048MHz> 第4図 A、へザ X 第6図 203.204ハ、ファメモリ
2+9.220バ・ラフ丁メモリ第8図 第10図
図の動作を説明するためのタイミングチャート、第3図
はディジタル交換機の構成を示すブロック図、第4図は
時間スイッチから送出される同期クロックを示す図、第
5図は従来のディジタルトランクを示すブロック図、第
6図はDS−1フオーマツトを示す図、第7図は第5図
の要部のブロック図、第8図はバッフ7メモリ203゜
204とバッフ7メモリ219 、220との間のデー
タ送受を示す図、第9図はバッフ7メモリ219とバッ
フ7メモリ203との間のデータ書込みを示すタイミン
グチャート、第10図はバッフ1メモリ203゜204
のデータ続出し書込みを示すタイミングチャート、第1
1図はバッファメモリ220からのデータ読出しを示す
タイミングチャートである。 101・・・内線電話機 102・・・内線インタフェ
ース103・・・アナログトランク 104 、104 A・・・ディジタルトランク105
・・・中央処理系 106・・・時間スイッチ221A
・・・CPU 701・・・EPROM702・・・
コンパレータ 703・・・チャネルカウンタ 704 、706・・・レジスタ 705・・・アドレスカウンタ 代理人 弁理士 本 1) 崇 110 如別70=7A (2,048MHz> 第4図 A、へザ X 第6図 203.204ハ、ファメモリ
2+9.220バ・ラフ丁メモリ第8図 第10図
Claims (1)
- 【特許請求の範囲】 ディジタル網に接続され、発信が不可とされている所
定チャネルを有するディジタルトランクと、 内線から前記ディジタルトランクの前記所定チャネルへ
の発信要求があるか否か検出し、当該発信要求があつた
ことを検出した場合には、前記内線へ発信不可を示す可
聴音信号を送出する発信不可報知手段とを備えたことを
特徴とするディジタル構内交換機。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63099638A JPH01270484A (ja) | 1988-04-22 | 1988-04-22 | ディジタル構内交換機 |
US07/341,015 US4995033A (en) | 1988-04-22 | 1989-04-20 | Digital private branch exchange and method of manufacturing same |
CA000597476A CA1332459C (en) | 1988-04-22 | 1989-04-21 | Digital private branch exchange and method of manufacturing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63099638A JPH01270484A (ja) | 1988-04-22 | 1988-04-22 | ディジタル構内交換機 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01270484A true JPH01270484A (ja) | 1989-10-27 |
Family
ID=14252603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63099638A Pending JPH01270484A (ja) | 1988-04-22 | 1988-04-22 | ディジタル構内交換機 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4995033A (ja) |
JP (1) | JPH01270484A (ja) |
CA (1) | CA1332459C (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960040039A (ko) * | 1995-04-03 | 1996-11-25 | 김주용 | 디지탈 이동통신 교환기 (msc)의 가청 톤 전용 신호 서비스 장치 및 방법 |
US6466557B1 (en) * | 1997-07-14 | 2002-10-15 | Sanyo Electric Co., Ltd. | Transmission channel allocation method and allocation apparatus |
KR100798926B1 (ko) * | 2006-12-04 | 2008-01-29 | 한국전자통신연구원 | 패킷 스위치 시스템에서의 패킷 포워딩 장치 및 방법 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1177588A (en) * | 1982-02-12 | 1984-11-06 | Ernst A. Munter | Digital circuit and method for the detection of call progress tones in telephone systems |
-
1988
- 1988-04-22 JP JP63099638A patent/JPH01270484A/ja active Pending
-
1989
- 1989-04-20 US US07/341,015 patent/US4995033A/en not_active Expired - Lifetime
- 1989-04-21 CA CA000597476A patent/CA1332459C/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CA1332459C (en) | 1994-10-11 |
US4995033A (en) | 1991-02-19 |
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