JPH01268303A - オフセツトキヤンセル回路 - Google Patents
オフセツトキヤンセル回路Info
- Publication number
- JPH01268303A JPH01268303A JP63095694A JP9569488A JPH01268303A JP H01268303 A JPH01268303 A JP H01268303A JP 63095694 A JP63095694 A JP 63095694A JP 9569488 A JP9569488 A JP 9569488A JP H01268303 A JPH01268303 A JP H01268303A
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- JP
- Japan
- Prior art keywords
- transistor
- output
- input
- amplifier
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子回路に係シ、特に耐電源雑音のすぐれたオ
フセットキャンセル回路に関するものである。
フセットキャンセル回路に関するものである。
従来のオフセットキャンセル回路の一例を第２図に示し
説明する。
説明する。
図にシいて、２１は入力端子、２２は正相出力端子、２
３は逆相出力端子、２４．２５ａ増幅器、２６．２８は
抵抗、２７，２９．３０は容量である。
３は逆相出力端子、２４．２５ａ増幅器、２６．２８は
抵抗、２７，２９．３０は容量である。
そして、抵抗２６および容量２ｇでそれぞれ構成される
低域通過フィルタによシ検出される増幅器２４の出力オ
フセットを増幅器２５によシ、増幅器２４の逆相入力に
負帰還をかけ゛、増幅器２４の出力オフセットをキャン
セルするように構成されている。
低域通過フィルタによシ検出される増幅器２４の出力オ
フセットを増幅器２５によシ、増幅器２４の逆相入力に
負帰還をかけ゛、増幅器２４の出力オフセットをキャン
セルするように構成されている。
上述した従来のオフセットキャンセル回路では、増幅器
２４の逆相入力に直流成分のみを直接負帰還をかけオフ
セットをキャンセルするため、逆相入力を容量で接地す
ることが必要となる。
２４の逆相入力に直流成分のみを直接負帰還をかけオフ
セットをキャンセルするため、逆相入力を容量で接地す
ることが必要となる。
ここで、増幅器２４の内部に電源雑音がある場合を考え
る。増幅器２４の逆相入力では容量で接地するため、電
源雑音の回り込み量を抑圧することができる。しかし、
正相入力では信号が入力されるため容量で接地できず、
電源雑音の回シ込み量を抑圧できない。
る。増幅器２４の逆相入力では容量で接地するため、電
源雑音の回り込み量を抑圧することができる。しかし、
正相入力では信号が入力されるため容量で接地できず、
電源雑音の回シ込み量を抑圧できない。
よって、増幅器２４の正相入力、逆相入力間で電源雑音
の回り込み量に差分を生じ、この差分が増唱されて出力
されるため、電源雑音に対し弱いという課題があった。
の回り込み量に差分を生じ、この差分が増唱されて出力
されるため、電源雑音に対し弱いという課題があった。
〔課題を解決するための手段〕
本発明のオフセットキャンセル回路は、コレクタが第１
の電源に接続される第１のトランジスタと、他端が第２
の電源に接続される第１の抵抗にエミッタが接続されベ
ースが入力端子に接続される第２のトランジスタと、一
端を上記第１のトランジスタのエミッタに接続し他端を
上記第２のトランジスタのコレクタに接続する第２の抵
抗と、コレクタが上記第１の電源に接続されベースが上
記第２のトランジスタのコレクタに接続される第３のト
ランジスタと、アノードを上記第３のトランジスタのエ
ミッタに接続するダイオードと、−端を上記第２の電源
に接続し他端を上記ダイオードのカソードに接続する第
３の抵抗と、正相入力を上記第２のトランジスタのエミ
ッタに接続し逆相入力を上記ダイオードのカソードと上
記第３の抵抗の接続点に接続し、正相出力を正相出力端
子および第１の低域通過フィルタの入力に接続し逆相出
力を逆相出力端子および第２の低域通過フィルタの入力
に接続する第１の増幅器と、正相入力を上記第１の低域
通過フィルタの出力に接続し逆相入力を上記第２の低域
通過フィルタの出力に接続し正相出力を上記第１のトラ
ンジスタのベースに接続する第２の増幅器を含むもので
ある。
の電源に接続される第１のトランジスタと、他端が第２
の電源に接続される第１の抵抗にエミッタが接続されベ
ースが入力端子に接続される第２のトランジスタと、一
端を上記第１のトランジスタのエミッタに接続し他端を
上記第２のトランジスタのコレクタに接続する第２の抵
抗と、コレクタが上記第１の電源に接続されベースが上
記第２のトランジスタのコレクタに接続される第３のト
ランジスタと、アノードを上記第３のトランジスタのエ
ミッタに接続するダイオードと、−端を上記第２の電源
に接続し他端を上記ダイオードのカソードに接続する第
３の抵抗と、正相入力を上記第２のトランジスタのエミ
ッタに接続し逆相入力を上記ダイオードのカソードと上
記第３の抵抗の接続点に接続し、正相出力を正相出力端
子および第１の低域通過フィルタの入力に接続し逆相出
力を逆相出力端子および第２の低域通過フィルタの入力
に接続する第１の増幅器と、正相入力を上記第１の低域
通過フィルタの出力に接続し逆相入力を上記第２の低域
通過フィルタの出力に接続し正相出力を上記第１のトラ
ンジスタのベースに接続する第２の増幅器を含むもので
ある。
本発明においては、信号系の増幅器の正相入力のバイア
スは信号入力のバイアスで決定し、逆相入力のバイアス
はオフセット中ヤンセル用の増幅器の出力バイアスで決
定することで第１の増幅器の出力オフセットをキャンセ
ルし、この第１の増幅器の正相入力および逆相入力に信
号を同じ駆動インピーダンスのエミッタフォロアにより
平衡入力する。
スは信号入力のバイアスで決定し、逆相入力のバイアス
はオフセット中ヤンセル用の増幅器の出力バイアスで決
定することで第１の増幅器の出力オフセットをキャンセ
ルし、この第１の増幅器の正相入力および逆相入力に信
号を同じ駆動インピーダンスのエミッタフォロアにより
平衡入力する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明によるオフセットキャンセル回路の一実
施例を示す回路図である。
施例を示す回路図である。
図において、１は入力端子、２は正相出力端子、３は逆
相出力端子、４，５は電源端子である。
相出力端子、４，５は電源端子である。
６はコレクタが電源端子４に接続されるＮＰＮ型のトラ
ンジスタ、Ｔは他端が電源端子５に接続される抵抗８に
エミッタが接続されベースが入力端子１に接続されるＮ
ＰＮ型のトランジスタ、９は一１＆）ランジスタロのエ
イツタに接続し他端をトランジスタＴのコレクタに接続
する抵抗、１０はコレクタが電源端子４に接続されベー
スがトランジスタ７のコレクタに接続されるＮＰＮ型の
トランジスタ、１１は７ノードをトランジスタ１０のエ
ミッタに接続するダイオード、１２は一端を電源端子５
に接続し他端をダイオード１１０カソードに接続する抵
抗、１３は正相入力をトランジスタＴのエミッタに接続
し逆相入力をダイオード１１のカソードと抵抗１２の接
続点に接続し、正相出力を正相出力端子２および抵抗１
４と容量１５からなる低域通過フィルタの入力に接続し
逆相出力を逆相出力端子３および抵抗１６と容量１Ｔか
らなる低域通過フィルタの入力に接続する増幅器、１８
は正相入力を抵抗１４と容量１５からなる低域通過フィ
ルタの出力に接続し逆相入力を抵抗１６と容量１７から
なる低通過フィルタの出力に接続し正相出力をトランジ
スタ６０ペースに接続する増幅器である。
ンジスタ、Ｔは他端が電源端子５に接続される抵抗８に
エミッタが接続されベースが入力端子１に接続されるＮ
ＰＮ型のトランジスタ、９は一１＆）ランジスタロのエ
イツタに接続し他端をトランジスタＴのコレクタに接続
する抵抗、１０はコレクタが電源端子４に接続されベー
スがトランジスタ７のコレクタに接続されるＮＰＮ型の
トランジスタ、１１は７ノードをトランジスタ１０のエ
ミッタに接続するダイオード、１２は一端を電源端子５
に接続し他端をダイオード１１０カソードに接続する抵
抗、１３は正相入力をトランジスタＴのエミッタに接続
し逆相入力をダイオード１１のカソードと抵抗１２の接
続点に接続し、正相出力を正相出力端子２および抵抗１
４と容量１５からなる低域通過フィルタの入力に接続し
逆相出力を逆相出力端子３および抵抗１６と容量１Ｔか
らなる低域通過フィルタの入力に接続する増幅器、１８
は正相入力を抵抗１４と容量１５からなる低域通過フィ
ルタの出力に接続し逆相入力を抵抗１６と容量１７から
なる低通過フィルタの出力に接続し正相出力をトランジ
スタ６０ペースに接続する増幅器である。
そして、トランジスタ７と抵抗８および９でエミッタ接
地増幅器が構成され、トランジスタ７０ペースが本回路
の入力端子１に接続されている。
地増幅器が構成され、トランジスタ７０ペースが本回路
の入力端子１に接続されている。
このトランジスタＴのコレクタをペースに接続するトラ
ンジスタ１０とダイオード１１および抵抗１２でレベル
シフト回路が構成されている。また、増幅器１３はトラ
ンジスタＴのエミッタ出力を正相入力、レベルシフト回
路の出力を逆相入力とし、正相の出力および逆相の出力
が本回路の出力となっている。
ンジスタ１０とダイオード１１および抵抗１２でレベル
シフト回路が構成されている。また、増幅器１３はトラ
ンジスタＴのエミッタ出力を正相入力、レベルシフト回
路の出力を逆相入力とし、正相の出力および逆相の出力
が本回路の出力となっている。
また、前述したように、抵抗１４と容量１５゜抵抗１６
と容量１７が低域通過フィルタを構成しておシ、これら
の低域通過フィルタの各入力が増幅器１３の正相出力お
よび逆相出力にそれぞれ接続され、この低域通過フィル
タの各出力が増幅器１８の正相入力および逆相入力にそ
れぞれ接続されている。そして、この増幅器１８の出力
はトランジスタ６のペースに接続され、このトランジス
タ６のエミッタが抵抗９を介してトランジスタＴのコレ
クタに接続され、オフセットキャンセル回路を構成して
いる。
と容量１７が低域通過フィルタを構成しておシ、これら
の低域通過フィルタの各入力が増幅器１３の正相出力お
よび逆相出力にそれぞれ接続され、この低域通過フィル
タの各出力が増幅器１８の正相入力および逆相入力にそ
れぞれ接続されている。そして、この増幅器１８の出力
はトランジスタ６のペースに接続され、このトランジス
タ６のエミッタが抵抗９を介してトランジスタＴのコレ
クタに接続され、オフセットキャンセル回路を構成して
いる。
つぎにこの第１図に示す実施例の動作を説明する。
まず、トランジスタＴのペースよ少入力された信号はエ
ミッタからエミッタフォロア出力として正相の出力が取
シ出され、コレクタから逆相の出力がトランジスタ１０
とダイオード１１および抵抗１２からなるエミッタフォ
ロアでレベルシフトして取シ出され、それぞれ増幅器１
３の正相入力、逆相入力に加えられる。そして、この増
幅器１３の正相出力および逆相出力が最終的な出力とな
る。
ミッタからエミッタフォロア出力として正相の出力が取
シ出され、コレクタから逆相の出力がトランジスタ１０
とダイオード１１および抵抗１２からなるエミッタフォ
ロアでレベルシフトして取シ出され、それぞれ増幅器１
３の正相入力、逆相入力に加えられる。そして、この増
幅器１３の正相出力および逆相出力が最終的な出力とな
る。
ここで、増幅器１３の正相出力の直流成分が逆相出力の
直流成分よりも高いオフセットがあると、抵抗１４と容
量１５で構成する低域通過フィルタによυ検出される直
流電圧が、抵抗１６と容量１７で構成する低域通過フィ
ルタにより検出される直流電圧よシも高くなシ、増幅器
１８の出力電圧が上がる。
直流成分よりも高いオフセットがあると、抵抗１４と容
量１５で構成する低域通過フィルタによυ検出される直
流電圧が、抵抗１６と容量１７で構成する低域通過フィ
ルタにより検出される直流電圧よシも高くなシ、増幅器
１８の出力電圧が上がる。
つぎに、増幅器１８の出力電圧が上がると、トランジス
タ６のエミッタ電位およびトランジスタＴのコレクタ電
位が上がる。よって、増幅器１３の逆相入力に加えられ
る信号の直流成分が上がることによシ、正相出力の直流
成分が下がシ、オフセットキャンセルすることができる
。
タ６のエミッタ電位およびトランジスタＴのコレクタ電
位が上がる。よって、増幅器１３の逆相入力に加えられ
る信号の直流成分が上がることによシ、正相出力の直流
成分が下がシ、オフセットキャンセルすることができる
。
そして、増幅器１３の正相入力および逆相入力の書入力
に信号をほぼ同じ駆動インピーダンスのエミッタフォロ
アにより平衡入力するため、書入力の電源雑音の回シ込
み量は増幅器１３の同相成分除去比によシキャンセルさ
れる。
に信号をほぼ同じ駆動インピーダンスのエミッタフォロ
アにより平衡入力するため、書入力の電源雑音の回シ込
み量は増幅器１３の同相成分除去比によシキャンセルさ
れる。
以上説明したように本発明は、信号系の増幅器の正相入
力のバイアスは信号入力のバイアスで決定し、逆相入力
のバイアスはオフセットキャンセル用の増幅器の出力バ
イアスで決定するととで第１の増幅器の出力オフセット
をキャンセルし、この第１の増幅器の正相入力および逆
相入力に信号を同じ駆動インピーダンスのエミッタフォ
ロアによシ平衡入力することで、広帯域Ｋｍ！り、出力
への電源雑音の回り込み量を抑えることができる効果が
ある。
力のバイアスは信号入力のバイアスで決定し、逆相入力
のバイアスはオフセットキャンセル用の増幅器の出力バ
イアスで決定するととで第１の増幅器の出力オフセット
をキャンセルし、この第１の増幅器の正相入力および逆
相入力に信号を同じ駆動インピーダンスのエミッタフォ
ロアによシ平衡入力することで、広帯域Ｋｍ！り、出力
への電源雑音の回り込み量を抑えることができる効果が
ある。
第１図は本発明によるオフセットキャンセル回路の一実
施例を示す構成図、第２図は従来のオフセットキャンセ
ル回路の一例を示す構成図である。 １φ・・・入力端子、２・・・・正相出力端子、３＠・
・・逆相出力端子、４．５−・・会電源端子、６．７−
＠ψ＠ＮＰＮ塾トランジスタ、８゜９Ｉ・・・抵抗、１
０・・・・ＮＰＮ型トランジスタ、１１−・・會ダイオ
ード、１２・・・Φ抵抗、１３・・・・増幅器、１４・
・・・抵抗、１５・書・−容量、１６・・・・抵抗、１
Ｔ・・参・容量、１８・・・・増幅器。
施例を示す構成図、第２図は従来のオフセットキャンセ
ル回路の一例を示す構成図である。 １φ・・・入力端子、２・・・・正相出力端子、３＠・
・・逆相出力端子、４．５−・・会電源端子、６．７−
＠ψ＠ＮＰＮ塾トランジスタ、８゜９Ｉ・・・抵抗、１
０・・・・ＮＰＮ型トランジスタ、１１−・・會ダイオ
ード、１２・・・Φ抵抗、１３・・・・増幅器、１４・
・・・抵抗、１５・書・−容量、１６・・・・抵抗、１
Ｔ・・参・容量、１８・・・・増幅器。
Claims (1)
- コレクタが第１の電源に接続される第１のトランジスタ
と、他端が第２の電源に接続される第１の抵抗にエミッ
タが接続されベースが入力端子に接続される第２のトラ
ンジスタと、一端を前記第１のトランジスタのエミッタ
に接続し他端を前記第２のトランジスタのコレクタに接
続する第２の抵抗と、コレクタが前記第１の電源に接続
されベースが前記第２のトランジスタのコレクタに接続
される第３のトランジスタと、アノードを前記第３のト
ランジスタのエミッタに接続するダイオードと、一端を
前記第２の電源に接続し他端を前記ダイオードのカソー
ドに接続する第３の抵抗と、正相入力を前記第２のトラ
ンジスタのエミッタに接続し逆相入力を前記ダイオード
のカソードと前記第３の抵抗の接続点に接続し、正相出
力を正相出力端子および第１の低域通過フィルタの入力
に接続し逆相出力を逆相出力端子および第２の低域通過
フィルタの入力に接続する第１の増幅器と、正相入力を
前記第１の低減通過フィルタの出力に接続し逆相入力を
前記第２の低域通過フィルタの出力に接続し正相出力を
前記第１のトランジスタのベースに接続する第２の増幅
器を含むことを特徴とするオフセットキャンセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095694A JPH01268303A (ja) | 1988-04-20 | 1988-04-20 | オフセツトキヤンセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095694A JPH01268303A (ja) | 1988-04-20 | 1988-04-20 | オフセツトキヤンセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268303A true JPH01268303A (ja) | 1989-10-26 |
Family
ID=14144607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63095694A Pending JPH01268303A (ja) | 1988-04-20 | 1988-04-20 | オフセツトキヤンセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268303A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5867062A (en) * | 1996-11-20 | 1999-02-02 | Nec Corporation | DC-offset canceler circuit and differential amplifier circuit equipped therewith |
| US7260049B2 (en) | 1999-12-28 | 2007-08-21 | Ricoh Company, Ltd. | Optical pickup device, information reproduction/recording apparatus, and information processing apparatus |
| JP2017169156A (ja) * | 2016-03-18 | 2017-09-21 | アンリツ株式会社 | トランスインピーダンスアンプおよび光信号受信装置 |
-
1988
- 1988-04-20 JP JP63095694A patent/JPH01268303A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5867062A (en) * | 1996-11-20 | 1999-02-02 | Nec Corporation | DC-offset canceler circuit and differential amplifier circuit equipped therewith |
| US7260049B2 (en) | 1999-12-28 | 2007-08-21 | Ricoh Company, Ltd. | Optical pickup device, information reproduction/recording apparatus, and information processing apparatus |
| JP2017169156A (ja) * | 2016-03-18 | 2017-09-21 | アンリツ株式会社 | トランスインピーダンスアンプおよび光信号受信装置 |
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