JPH01268220A - Pulse generation circuit - Google Patents

Abstract

PURPOSE:To prevent the malfunction of the title circuit against noise by providing a pulse formation circuit which forms pulses when a synchronizing signal outputted from a noise elimination circuit changes. CONSTITUTION:An input signal 101 is converted into a synchronizing signal 103 at a noise elimination circuit 106 by means of a synchronizing clock 102 and, at the same time, noises are eliminated from the signal 101. A pulse formation circuit 107 generates a pulse output 104 when the synchronizing signal 103 changes. The pulse width of the pulse output 104 is decided by a width controlling clock 105. Moreover, for the sake of simplification, the same signal can be used for the synchronizing clock 102 and width controlling clock 105. Therefore, a pulse generation circuit which generates a normal pulse output against the input signal having a width longer than half of the synchronizing clock only and does not response to noise can be formed.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電気的パルスを発生する、パルス発生回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a pulse generation circuit that generates electrical pulses.

［従来の技術］ 従来のパルス発生回路は、短い人力幅、例えばノイズ等
の人力にもパルスを発生するものであった。第３図は、
従来技術の回路側図と、そのタイミング図である。第３
図（ａ）において、３０１は人力信号、３０２は同期ク
ロックであり、３０６はスレーブ側Ｑ出力３０３が同期
クロック３０２の立ち上がりで変化する、Ｄ型フリップ
フロップ（以下Ｄ−ＦＦと呼ぶ）である。３０７は、同
期クロック３０２の立ち下がりで読み込み、“Ｈ°°レ
ベルでデータを保持するＤ型ラッチ（以下Ｄ−ＬＴとよ
ぶ）である。３０８は、Ｄ−ＦＦのＱ出力３０３を反転
するインバータであり、その出力はＤ−ＬＴのＤに入力
される。３０９は、Ｄ−ＦＦのＱ出力３０３と、Ｄ−Ｌ
Ｔ３０７のＭ出力３０４との論理積であり、パルス出力
３０５を出力する。[Prior Art] Conventional pulse generation circuits generate pulses even when the width of human power is short, for example, due to human power such as noise. Figure 3 shows
1 is a circuit diagram of the prior art and its timing diagram. Third
In FIG. 3A, 301 is a human input signal, 302 is a synchronous clock, and 306 is a D-type flip-flop (hereinafter referred to as D-FF) whose slave side Q output 303 changes at the rising edge of the synchronous clock 302. 307 is a D-type latch (hereinafter referred to as D-LT) that reads data at the falling edge of the synchronous clock 302 and holds data at the "H°° level. 308 is an inverter that inverts the Q output 303 of the D-FF. and its output is input to D of D-LT. 309 is the Q output 303 of D-FF and D-L
It is ANDed with the M output 304 of T307, and a pulse output 305 is output.

第３図（ｂ）は、タイミング図であり、人力信号３０１
において、前半の入力に対しては、期待通りのパルスを
発生していることを示し、後半のような意味の無いノイ
ズにも正常なパルス出力３０５を発生することを示して
いる。FIG. 3(b) is a timing diagram, in which the human input signal 301
, it is shown that pulses are generated as expected for the input in the first half, and a normal pulse output 305 is generated even for meaningless noise in the second half.

［発明が解決しようとする課題１ 即ち、従来の技術では、ノイズのような意味の無い信号
に対し、誤動作するという問題点を有する。そこで本発
明は、この様な問題点を解決するもので、その目的は、
ノイズのような意味の無い信号に対し、誤動作しないパ
ルス発生回路を提供するところにある。[Problem to be Solved by the Invention 1] That is, the conventional technology has a problem in that it malfunctions in response to meaningless signals such as noise. Therefore, the present invention is intended to solve these problems, and its purpose is to:
The purpose of the present invention is to provide a pulse generation circuit that does not malfunction in response to meaningless signals such as noise.

［課題を解決するための手段］ 本発明のパルス発生回路は、 ａ）入力信号のノイズを除去するとともに、該入力信号
を同期クロックに同期させるノイズ除去回路と ｂ）該ノイズ除去回路から出力される同期化信号の変化
時に、パルスを形成するパルス形成回路から成ることを
特徴とする。[Means for Solving the Problems] The pulse generation circuit of the present invention comprises: a) a noise removal circuit that removes noise from an input signal and synchronizes the input signal with a synchronization clock; It is characterized by comprising a pulse forming circuit that forms a pulse when a synchronization signal changes.

［実　施　例］ 第１図は、本発明の実施例におけるブロック図である。[Example] FIG. 1 is a block diagram in an embodiment of the present invention.

１０１は、入力信号であり、ノイズ除去回路１０６にお
いて、同期クロック１０２により同期化信号１０３に変
換されると同時にノイズが除去される。パルス形成回路
１０７は、同期化信号１０３の変化時にパルス出力１０
４を発生する。そのパルス出力１０４のパルス幅は、幅
制御クロック１０５によって決定される。なお、簡略化
のため、同期クロック１０２と幅制御クロック１０５は
、同一信号であってもよい。Reference numeral 101 denotes an input signal, which is converted into a synchronization signal 103 by a synchronization clock 102 in a noise removal circuit 106, and noise is removed at the same time. The pulse forming circuit 107 generates a pulse output 10 when the synchronization signal 103 changes.
Generates 4. The pulse width of the pulse output 104 is determined by a width control clock 105. Note that for the sake of simplicity, the synchronization clock 102 and the width control clock 105 may be the same signal.

第２図は、実施例における具体的回路図である。２１２
は、ノイズ除去回路であり、２１３は、パルス形成回路
である。２０８は、マスター側にのみリセットが有効で
あるマスターリセット付きＤ−ＦＦであり、リセット入
力”　Ｒ（Ｍ）　”に入力信号２０１が入力されている
。また、クロック人力゛Ｃ゛に同期クロック２０２が入
力され、データ入力２０３は、”　Ｈ”レベルに固定さ
れている。２０９は、Ｄ−ＬＴであり、Ｄ−ＦＦ２０８
のＱ出力２０４がデータ人力“°Ｄ°°に入力されてい
る。クロック人力“Ｃｏｏには、同期クロック２０２が
入力されている。Ｍ出力には、入力信号の同期化信号２
０５を出力する。２１０もＤ−ＬＴであり、データ入力
“Ｄ”には同期化信号２０５の反転信号が入力されてい
る。クロック入力°°Ｃには、同期クロック２０２の反
転信号が入力されている。２０７は、同期化信号２０５
と、Ｄ−ＬＴ２１０のＭ出力２０６との論理積であり、
パルス出力２１１を出力する。FIG. 2 is a specific circuit diagram in the embodiment. 212
is a noise removal circuit, and 213 is a pulse forming circuit. Reference numeral 208 denotes a D-FF with a master reset, in which reset is valid only on the master side, and the input signal 201 is input to the reset input "R(M)". Further, a synchronous clock 202 is input to the clock input C, and a data input 203 is fixed at the "H" level. 209 is D-LT, D-FF208
The Q output 204 of is input to the data input “°D°°”. The synchronized clock 202 is input to the clock input “Coo”. The M output has a synchronization signal 2 of the input signal.
Outputs 05. 210 is also a D-LT, and the inverted signal of the synchronization signal 205 is input to the data input "D". An inverted signal of the synchronous clock 202 is input to the clock input °C. 207 is a synchronization signal 205
and the M output 206 of the D-LT 210,
A pulse output 211 is output.

第２図（ｂ）は、そのタイミング図である。入力信号２
０１は、通常”　Ｌ　”レベルであり、“Ｈ”レベルが
意味のある信号である。入力信号２０１が“Ｈ”レベル
になると、Ｄ−ＦＦ２０８のマスター側が、リセット解
除される。同期クロック２０２の゛Ｌ°ルベルでデータ
入力２．０’３のＨ”レベルがＤ−ＦＦ２０８のマスタ
ー側に読み込まれる。その結果、Ｄ−ＦＦ２０８のＱ出
力２０４は、同期クロック２０２の立ち上がりで、”　
Ｈ”レベルに変化する。そのＱ出力２０４の変化は、Ｄ
−ＬＴ２０９によって同期クロック２０２の半クロック
だけ遅れた形で、同期化信号２０５に出力される。一方
Ｄ−ＬＴ２１０のＭ出力２０６は、入力信号が°゛Ｌ”
レベルにあるとき、”　Ｈ”レベルになっており、同期
化信号２０５が“Ｈ°゛レベルになったとき、論理積２
０７の条件が揃い、パルス出力２１１が、立ち上がる。FIG. 2(b) is a timing diagram thereof. Input signal 2
01 is normally at the "L" level, and the "H" level is a meaningful signal. When the input signal 201 becomes "H" level, the master side of the D-FF 208 is released from reset. At the "L" level of the synchronous clock 202, the H" level of the data input 2.0'3 is read into the master side of the D-FF 208. As a result, the Q output 204 of the D-FF 208 is output at the rising edge of the synchronous clock 202. ”
The change in the Q output 204 is D
-The synchronization signal 205 is output by the LT 209 with a delay of half a clock of the synchronization clock 202. On the other hand, the M output 206 of the D-LT210 has an input signal of °゛L”.
When the synchronization signal 205 reaches the "H" level, the logical product 2
When the conditions of 07 are met, the pulse output 211 rises.

同期化信号２０５が、”　Ｈ”レベルになってから同期
クロック２０２の立ち上がりで、Ｄ−ＬＴ２１０のＭ出
力２０６は、”　Ｌ　”レベルになる。その結果パルス
出力２１１は、”　Ｌ　”レベルになる。即ち、第２図
（ｂ）に示すようにパルス出力２１１は、同期クロック
２０２の半クロック２０２の幅の出力パルスを発生する
。After the synchronization signal 205 becomes "H" level and at the rising edge of the synchronization clock 202, the M output 206 of the D-LT 210 becomes "L" level. As a result, the pulse output 211 becomes "L" level. That is, as shown in FIG. 2(b), the pulse output 211 generates an output pulse having a width of half the synchronous clock 202.

また、入力信号２０１が、第２図（ｂ）に示すようにパ
ルス出力２１１が、”　Ｈ”レベルのときに、“Ｌ°ル
ベルになっても、Ｄ−ＦＦ２０８のマスター側にリセッ
トがかかるだけで、Ｑ出力２０４は、変化しないため、
パルス出力２１１は、正規のパルス幅を出力する。即ち
、パルス出力２１１は、正規のパルス幅を持たないパル
スは発生しない。Furthermore, even if the input signal 201 reaches the "L° level" when the pulse output 211 is at the "H" level as shown in FIG. 2(b), the master side of the D-FF 208 is only reset. And since the Q output 204 does not change,
Pulse output 211 outputs a regular pulse width. That is, the pulse output 211 does not generate a pulse that does not have a regular pulse width.

また、入力信号２０１に、第２図（ｂ）に示すように、
意味のある信号の幅が、同期クロック２０２の半クロッ
クより短いとき、同期化クロック２０５は、変化しない
ため、パルス出力２１１は、パルスを発生しない。即ち
、ノイズのような短いパルスに対しては、出力パルスを
発生しない。In addition, as shown in FIG. 2(b), the input signal 201 is
When the width of the meaningful signal is less than half a clock of synchronization clock 202, synchronization clock 205 does not change and pulse output 211 produces no pulses. That is, no output pulse is generated for short pulses such as noise.

〔発明の効果１ 以上のように、本発明は、同期クロックの半クロツク以
上の幅を持つ入力信号に対してのみ正規のパルス出力を
発生し、ノイズには応答しないパルス発生回路を提供す
ることができノイズに強い機器の実現に大きく寄与する
効果を有する。[Effect of the invention 1 As described above, the present invention provides a pulse generation circuit that generates a regular pulse output only in response to an input signal having a width of half a synchronous clock or more and does not respond to noise. This has the effect of greatly contributing to the realization of noise-resistant equipment.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の実施例におけるブロック図。第２図
（ａ）（ｂ）は、本発明の実施例における具体的回路図
。第３図（ａ）（ｂ）は、従来の技術における回路図。 １０１・・・入力信号 １０２・・・同期クロック １０３・・・同期化信号 １０４・・・パルス出力 １０５・・・幅制御クロック １０６・・・ノイズ除去回路 １０７・・・パルス形成回路 ２０１・・・入力信号 ２０２・・・同期クロック ２０３・・・データ人力 ２０４　・−・Ｄ−ＦＦ２０８Ｑ出カ ２０５・・・同期化信号 ２０６−−　・Ｄ−Ｌ７２１０Ｍ出力 ２０７・・・論理積 ２０８・・・マスターリセット付Ｄ−ＦＦ２０９・・・
Ｄ−ＬＴ ２１０・・・Ｄ−ＬＴ ２１１・・・パルス出力 ２１２・・・ノイズ除去回路 ２１３・・・パルス形成回路 ３０１・・・人力信号 ３０２・・・同期クロック ３０３　・・Ｄ−ＦＦ３ｏ６スレーブ側。出力 ３０４・・・Ｄ−ＬＴ３０７Ｍ出力 ３０５・・・パルス出力 ３０６・・・Ｄ−ＦＦ ３０７・・・Ｄ−ＬＴ ３０８・・・インパーク ３０９・・・論理積 以上 出願人　セイコーエプソン株式会社FIG. 1 is a block diagram in an embodiment of the present invention. FIGS. 2(a) and 2(b) are specific circuit diagrams in an embodiment of the present invention. FIGS. 3(a) and 3(b) are circuit diagrams in the conventional technology. 101... Input signal 102... Synchronization clock 103... Synchronization signal 104... Pulse output 105... Width control clock 106... Noise removal circuit 107... Pulse forming circuit 201... Input signal 202...Synchronization clock 203...Data input 204...D-FF208Q output 205...Synchronization signal 206-- -D-L7210M output 207...Logic product 208...Master reset Attached D-FF209...
D-LT 210...D-LT 211...Pulse output 212...Noise removal circuit 213...Pulse forming circuit 301...Human signal 302...Synchronization clock 303...D-FF3o6 slave side . Output 304...D-LT307M Output 305...Pulse output 306...D-FF 307...D-LT 308...Impark 309...More than logical product Applicant Seiko Epson Corporation

Claims (1)

【特許請求の範囲】 ａ）入力信号のノイズを除去するとともに、該入力信号
を同期クロックに同期させるノイズ除去回路と ｂ）該ノイズ除去回路から出力される同期化信号の変化
時に、パルスを形成するパルス形成回路から成ることを
特徴としたパルス発生回路。[Claims] A) a noise removal circuit that removes noise in an input signal and synchronizes the input signal with a synchronization clock; and b) forming a pulse when a synchronization signal output from the noise removal circuit changes. A pulse generating circuit comprising a pulse forming circuit that performs the following steps.