JP2550999B2 - Sync pulse generator - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は同期パルス発生回路に関し、特にパルス幅の
狭いパルス信号を発生させる同期パルス発生回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sync pulse generator circuit, and more particularly to a sync pulse generator circuit for generating a pulse signal having a narrow pulse width.

［従来の技術］ 従来、この種の同期パルス発生回路としては、例えば
第３図に示すようなものがあった。２入力ナンドゲート
46の一方の入力を入力端子41に接続し、他方の入力は入
力端子41に遅延回路44及び信号反転用のインバータ45を
介して接続し、２入力ナンドゲート51の一方の入力は入
力端子42に遅延回路50を介して接続し、他方の入力には
第２の入力端子42が信号反転用のインバータ49を介して
接続されている。更に、ナンドゲート46の出力は２入力
ナンドゲート47と２入力のナンドゲート48とにより構成
されるラッチ回路のナンドゲート47側の一方の入力に接
続され、ナンドゲート48側の一方の入力にはナンドゲー
ト51の出力を接続し、ナンドゲート47、48の他方の出力
にはナンドゲート48、47の出力をそれぞれ供給してい
る。また、ナンドゲート52の一方の入力には入力端子42
を、他方の入力にはナンドゲート47の出力をそれぞれ接
続し、ナンドゲート52の出力は２入力ノアゲートの一方
の入力に、他方の入力にはナンドゲート52の出力を遅延
回路53及び信号反転用のインバータ54を介して接続した
ものである。[Prior Art] Conventionally, as a synchronizing pulse generating circuit of this type, for example, there is one shown in FIG. 2-input NAND gate
One input of 46 is connected to the input terminal 41, the other input is connected to the input terminal 41 via the delay circuit 44 and the signal inverting inverter 45, and one input of the 2-input NAND gate 51 is connected to the input terminal 42. The second input terminal 42 is connected to the other input via an inverter 49 for signal inversion. Further, the output of the NAND gate 46 is connected to one input on the NAND gate 47 side of the latch circuit constituted by the two-input NAND gate 47 and the two-input NAND gate 48, and the output of the NAND gate 51 is connected to one input on the NAND gate 48 side. The outputs of the NAND gates 48 and 47 are connected to the other outputs of the NAND gates 47 and 48, respectively. The input terminal 42 is connected to one input of the NAND gate 52.
, The output of the NAND gate 47 is connected to the other input, the output of the NAND gate 52 is connected to one input of the 2-input NOR gate, and the output of the NAND gate 52 is connected to the other input of the delay circuit 53 and the inverter 54 for signal inversion. It is connected through.

次に第３図に示した回路の動作について、第6a図〜第
6b図を用いて説明する。例えば第１の入力端子41には周
期の長い信号（以降、フレームパルスと呼ぶ）を入力
し、第２の入力端子42には周期の短い信号（以降クロッ
クパルスと呼ぶ）を入力する。そうすると第6a図に示す
ように、クロックパルスの低レベル状態時にフレームパ
ルスが立ち上がると、フレームパルスと遅延回路44及び
インバータ45により２入力ナンドゲート46には遅延回路
44の遅延時間分のパルス幅を有する低レベルの出力信号
がフレームパルスの立ち上がりに対応して出力される。
このナンドゲート46の出力信号によって、ナンドゲート
47の出力が低レベルから高レベルに変化し、同時にナン
ドゲート48の出力が高レベルから低レベルに変化する。
ナンドゲート47が高レベルを保つので、クロックパルス
の低レベル状態から高レベル状態への移行に対応してナ
ンドゲート52の出力は高レベル状態から低レベルとな
る。このナンドゲート52の出力と遅延回路53及びインバ
ータ54により、ノアゲート55には遅延回路53の遅延時間
分のパルス幅をもった高レベル出力信号がクロックパル
スの立ち上がりに対応して出力され、出力端子43から同
期パルス信号として取り出せる。その後、クロックパル
スが高レベルから低レベルに変化するとこのクロックパ
ルスの反転信号のインバータ49と遅延回路51によりナン
ドゲート51には遅延回路50の遅延時間分のパルス幅を持
った低レベルの出力信号がクロックパルスの立ち下がり
に対応して出力される。この時ナンドゲート51の出力信
号によってナンドゲート48が低レベルから高レベルに変
化し、同時にナンドゲート47が高レベルから低レベルに
変化する。したがって、ナンドゲート52は高レベル状態
が保たれる。Next, the operation of the circuit shown in FIG. 3 will be described with reference to FIGS.
This will be described with reference to FIG. 6b. For example, a signal having a long cycle (hereinafter referred to as a frame pulse) is input to the first input terminal 41, and a signal having a short cycle (hereinafter referred to as a clock pulse) is input to the second input terminal 42. Then, as shown in FIG. 6a, when the frame pulse rises in the low level state of the clock pulse, the frame pulse and delay circuit 44 and the inverter 45 cause the 2-input NAND gate 46 to delay the delay circuit.
A low-level output signal having a pulse width of 44 delay times is output corresponding to the rising edge of the frame pulse.
The output signal of the NAND gate 46 causes the NAND gate to
The output of 47 changes from low level to high level, and at the same time, the output of the NAND gate 48 changes from high level to low level.
Since the NAND gate 47 maintains the high level, the output of the NAND gate 52 changes from the high level state to the low level in response to the transition of the clock pulse from the low level state to the high level state. By the output of the NAND gate 52 and the delay circuit 53 and the inverter 54, a high level output signal having a pulse width corresponding to the delay time of the delay circuit 53 is output to the NOR gate 55 in response to the rising edge of the clock pulse, and the output terminal 43 Can be taken out as a sync pulse signal. After that, when the clock pulse changes from the high level to the low level, the inverter 49 for the inverted signal of the clock pulse and the delay circuit 51 provide the NAND gate 51 with a low-level output signal having a pulse width corresponding to the delay time of the delay circuit 50. It is output corresponding to the falling edge of the clock pulse. At this time, the output signal of the NAND gate 51 causes the NAND gate 48 to change from the low level to the high level, and at the same time, the NAND gate 47 to change from the high level to the low level. Therefore, the NAND gate 52 is kept in the high level state.

次に、第6b図に示すように、クロックパルスの高レベ
ル状態中にフレームパルスが立ち上がる場合を考える。
フレームプルスと遅延回路44及びインバータ45によりナ
ンドゲート46には遅延回路44の遅延時間分のパルス幅を
もった低レベルの出力信号がフレームパルスの立ち上が
りに対応して出力される。このナンドゲート46の出力信
号によって、ナンドゲート47が低レベルから高レベルに
変化し、同時にナンドゲート48が高レベルから低レベル
に変化する。この時、すでにクロックパルスが高レベル
なので、ナンドゲート47の出力信号の立ち上がりに対応
してナンドゲート52の出力は低レベルとなり、クロック
パルス立ち下がりで高レベルとなる。このナンドゲート
52の出力と該出力の遅延回路53を介したインバータ54の
出力により、ノアゲート55には遅延回路53の遅延時間分
のパルス幅をもった高レベルの出力信号がフレームパル
スの立ち上がりに対応して出力され、出力端子43から同
期パルス信号として取り出せる。その後、クロックパル
スが高レベルから低レベルに変化した時、このクロック
パルスの反転信号用のインバータ49と遅延回路51とによ
り、ナンドゲート51には遅延回路50の遅延時間分のパル
ス幅をもった低レベルの出力信号がクロックの立ち下が
りに対応して出力される。この時ナンドゲート51の出力
信号によって、ナンドゲート48の出力が低レベルから高
レベルに変化し、同時にナンドゲート47の出力が高レベ
ルから低レベルに変化する。したがって、ナンドゲート
52は高レベル状態に保たれる。Next, as shown in FIG. 6b, consider the case where the frame pulse rises during the high level state of the clock pulse.
A low-level output signal having a pulse width corresponding to the delay time of the delay circuit 44 is output to the NAND gate 46 by the frame pulse and delay circuit 44 and the inverter 45 in response to the rising edge of the frame pulse. The output signal of the NAND gate 46 causes the NAND gate 47 to change from low level to high level, and at the same time, the NAND gate 48 to change from high level to low level. At this time, since the clock pulse is already at the high level, the output of the NAND gate 52 becomes the low level corresponding to the rising of the output signal of the NAND gate 47, and becomes the high level at the falling edge of the clock pulse. This nand gate
Due to the output of 52 and the output of the inverter 54 via the delay circuit 53 of the output, a high level output signal having a pulse width corresponding to the delay time of the delay circuit 53 corresponds to the rising edge of the frame pulse in the NOR gate 55. It is output and can be taken out from the output terminal 43 as a sync pulse signal. After that, when the clock pulse changes from the high level to the low level, the NAND gate 51 has a low pulse width corresponding to the delay time of the delay circuit 50 by the inverter 49 for the inverted signal of the clock pulse and the delay circuit 51. The level output signal is output in response to the falling edge of the clock. At this time, the output signal of the NAND gate 51 changes the output of the NAND gate 48 from the low level to the high level, and at the same time, the output of the NAND gate 47 changes from the high level to the low level. Therefore, Nand Gate
52 remains high.

このようにして、出力端子43にはフレームパルスとク
ロックパルスとのパルス幅とそれらの相対位置に関係な
く、フレームパルスに対応して遅延回路53の遅延時間分
のパルス幅をもった出力信号を得ることができる。Thus, regardless of the pulse widths of the frame pulse and the clock pulse and their relative positions, an output signal having a pulse width corresponding to the delay time of the delay circuit 53 corresponding to the frame pulse is output to the output terminal 43. Obtainable.

［発明が解決しようとする問題点］ 上述した従来の同期パルス発生回路はクロックパルス
の周期ごとに遅延回路の遅延時間分のパルス幅の出力信
号が発生するので、消費電流が増大するという問題点が
あった。更に、構成素子数が多いので、消費電流の増加
に加えて、集積回路化すると回路の占有面積が増大する
という問題点があった。[Problems to be Solved by the Invention] In the above-described conventional sync pulse generation circuit, since an output signal having a pulse width corresponding to the delay time of the delay circuit is generated for each cycle of the clock pulse, the problem that the current consumption increases was there. Further, since the number of constituent elements is large, there is a problem in that, in addition to an increase in current consumption, the area occupied by the circuit increases when integrated into an integrated circuit.

したがって、本発明の目的は消費電流の減少と回路の
簡素化を図ることである。Therefore, an object of the present invention is to reduce current consumption and simplify the circuit.

［問題点を解決するための手段］ 本発明は、第１入力信号が供給される第１入力端子
（１、21）と、第２入力信号が供給される第２入力端子
（２、22）とを備えた同期パルス発生回路において、第
１入力端子に接続され第１入力信号を遅延させた第１遅
延信号を発生させる第１遅延回路（14、34）と、第１遅
延信号を反転させ第１反転信号を発生させる第１インバ
ータ（５、25）と、第１入力信号と第１反転信号のいず
れか一方で活性化され他方に応答して第２反転信号を発
生させる第１論理回路（６、26）と、第２入力信号とラ
ッチ信号のいずれか一方で活性化され他方に応答して第
３反転信号を発生させる第２論理回路（９、29）と、第
３反転信号を遅延させ第２遅延信号を発生させる第２遅
延回路（10、30）と、第２遅延信号を反転させ第４反転
信号を発生させる第２インバータ（11、31）と、第３反
転信号と第４反転信号のいずれか一方で活性化され他方
に応答して第５反転信号を第１出力端子（３、23）に発
生させる第３論理回路（13、33）と、第３反転信号と第
４反転信号のいずれか一方で上記第３論理回路と相補的
に活性化され他方に応答して第６反転信号を第２出力端
子（４、24）に発生させる第４論理回路（12、32）と、
第２反転信号と第６反転信号が供給され上記ラッチ信号
を発生させるラッチ回路とを備えたことを特徴とする。[Means for Solving Problems] According to the present invention, a first input terminal (1, 21) supplied with a first input signal and a second input terminal (2, 22) supplied with a second input signal. And a first delay circuit (14, 34) connected to the first input terminal for generating a first delay signal that delays the first input signal, and inverting the first delay signal. A first inverter (5, 25) that generates a first inverted signal, and a first logic circuit that activates one of the first input signal and the first inverted signal and generates a second inverted signal in response to the other. (6, 26), a second logic circuit (9, 29) that activates one of the second input signal and the latch signal and generates a third inversion signal in response to the other, and a third inversion signal. A second delay circuit (10, 30) for delaying and generating a second delay signal, and a fourth delay circuit for inverting the second delay signal. A second inverter (11, 31) that generates an inversion signal, and one of the third inversion signal and the fourth inversion signal is activated and the fifth inversion signal is output to the first output terminal (3, 23) in response to the other. ), And a sixth inversion signal in response to either the third inversion signal or the fourth inversion signal which is complementary to the third logic circuit and is activated in response to the other. A fourth logic circuit (12, 32) for generating a second output terminal (4, 24)
A latch circuit is provided which is supplied with the second inverted signal and the sixth inverted signal and generates the latch signal.

換言すれば、上述した従来の同期パルス発生回路は、
クロック周期ごとに余分なパルスが発生し、消費電流を
増大させるばかりでなく、素子数が多いため消費電流を
更に増加させ、集積回路上の占有面積を増大させてしま
う。これに対し、本発明はクロックパルスの周期ごとに
発生可能なパルスの内の余分なパルスを発生させず、し
かも素子数の低減をはかり消費電流及び集積回路上の占
有面積を低減することができるという独創的内容を有す
る。In other words, the conventional sync pulse generation circuit described above is
An extra pulse is generated every clock cycle, which not only increases the current consumption, but also increases the current consumption due to the large number of elements and increases the occupied area on the integrated circuit. On the other hand, the present invention does not generate an extra pulse of the pulses that can be generated in each cycle of the clock pulse, and further, it is possible to reduce the number of elements and the current consumption and the area occupied by the integrated circuit. It has the original content of.

［実施例］ 第１実施例 次に、本発明の実施例について図面を参照して説明す
る。第１図は本発明の第１実施例の同期パルス発生回路
を示す回路図である。図において、２入力ナンドゲート
６の一方の入力を入力端子１に接続し、他方の入力は入
力端子１に遅延回路14及び信号反転用のインバータ５を
介して接続する。ラッチ回路は２入力ナンドゲート７と
２入力ナンドゲート８とにより構成されており、ナンド
ゲート７の一方の入力にはナンドゲート６の出力を接続
し、他方はナンドゲート８の出力に接続する。２入力ナ
ンドゲート９の一方の入力は入力端子２に接続し、他方
の入力にはナンドゲート７の出力を接続し、ナンドゲー
ト９の出力とナンドゲート９の出力を遅延回路10および
信号反転用のインバータ11を通過させた反転出力とを共
に２入力ナンドゲート12と２入力ノアゲート13の入力端
子にそれぞれ接続し、ナンドゲート12の出力をナンドゲ
ート８の一方の入力に接続し、ナンドゲート８の他方に
はナンドゲート７の出力を接続している。[Embodiment] First Embodiment Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a synchronizing pulse generating circuit according to the first embodiment of the present invention. In the figure, one input of a two-input NAND gate 6 is connected to the input terminal 1, and the other input is connected to the input terminal 1 via the delay circuit 14 and the signal inverting inverter 5. The latch circuit is composed of a 2-input NAND gate 7 and a 2-input NAND gate 8. One input of the NAND gate 7 is connected to the output of the NAND gate 6, and the other is connected to the output of the NAND gate 8. One input of the 2-input NAND gate 9 is connected to the input terminal 2, the output of the NAND gate 7 is connected to the other input, and the output of the NAND gate 9 and the output of the NAND gate 9 are connected to the delay circuit 10 and the inverter 11 for signal inversion. The passed inverted output is connected to the input terminals of the 2-input NAND gate 12 and the 2-input NOR gate 13, respectively, the output of the NAND gate 12 is connected to one input of the NAND gate 8, and the output of the NAND gate 7 is connected to the other of the NAND gate 8. Are connected.

次に動作について第4a図〜第4b図を用いて説明する。
従来例と同様に第１の入力端子１にはフレームパルスを
入力し、第２の入力端子２にはクロックパルスを入力す
る。まず、第4a図に示すように、クロックパルスの低レ
ベル時にフレームパルスの立ち上がりがくる場合を考え
る。フレームパルスと遅延回路14及びインバータ５によ
りナンドゲート６には遅延回路14の遅延時間分のパルス
幅を持った低レベルの出力信号がフレームパルスの立ち
上がりに対応して出力される。このナンドゲート６の出
力信号によって、ナンドゲート７が低レベルから高レベ
ルに変化し、同時にナンドゲート８が高レベルから低レ
ベルに変化する。ナンドゲート７が高レベルになること
によって、ナンドゲート９はクロックパルスの反転信号
を出力するので、クロックパルスの低レベルから高レベ
ルへの移行に対応してナンドゲート９の出力は高レベル
から低レベルへと移行する。このナンドゲート９の出力
と遅延回路10及びインバータ11を介した反転信号によ
り、ノアゲート13には遅延回路10の遅延時間分のパルス
幅をもった高レベルの出力信号がクロックパルスの立ち
上がりに対応して出力され、第１の出力端子３より同期
パルス信号として取り出せる。その後、クロックパルス
が高レベルから低レベルに変化した時にナンドゲート９
の出力は低レベルから高レベルに変化し、このナンドゲ
ート９の出力と遅延回路10及びインバータ11を介して出
力される反転出力により、ナンドゲータ12には遅延回路
10の遅延時間分のパルス幅を持った低レベルの出力信号
がクロックパルスの立ち下がりに対応して出力され、第
２の出力端子４により同期パルス信号として取り出せ
る。この時、ナンドゲート12の出力信号によって、ナン
ドゲート８が低レベルから高レベルに変化し、ナンドゲ
ート７が高レベルから低レベルに変化する。したがっ
て、ナンドゲート９の出力は高レベル状態が保たれる。Next, the operation will be described with reference to FIGS. 4a to 4b.
Similarly to the conventional example, a frame pulse is input to the first input terminal 1 and a clock pulse is input to the second input terminal 2. First, as shown in FIG. 4a, consider the case where the rising edge of the frame pulse comes at the low level of the clock pulse. A low level output signal having a pulse width corresponding to the delay time of the delay circuit 14 is output to the NAND gate 6 by the frame pulse, the delay circuit 14 and the inverter 5 in response to the rising edge of the frame pulse. The output signal of the NAND gate 6 causes the NAND gate 7 to change from the low level to the high level, and at the same time, the NAND gate 8 to change from the high level to the low level. When the NAND gate 7 becomes high level, the NAND gate 9 outputs an inverted signal of the clock pulse. Therefore, the output of the NAND gate 9 changes from high level to low level in response to the transition of the clock pulse from low level to high level. Transition. Due to the output of the NAND gate 9 and the inverted signal passed through the delay circuit 10 and the inverter 11, a high level output signal having a pulse width corresponding to the delay time of the delay circuit 10 corresponds to the rising edge of the clock pulse in the NOR gate 13. It is output and can be taken out from the first output terminal 3 as a synchronizing pulse signal. After that, when the clock pulse changes from the high level to the low level, the NAND gate 9
Output changes from a low level to a high level. Due to the output of the NAND gate 9 and the inverted output output from the delay circuit 10 and the inverter 11, the NAND gate 12 has a delay circuit.
A low-level output signal having a pulse width corresponding to the delay time of 10 is output corresponding to the falling edge of the clock pulse, and can be taken out as a synchronizing pulse signal by the second output terminal 4. At this time, the output signal of the NAND gate 12 causes the NAND gate 8 to change from the low level to the high level, and the NAND gate 7 to change from the high level to the low level. Therefore, the output of the NAND gate 9 is kept in the high level state.

次に、第4b図に示すように、クロックパルスの高レベ
ル状態時にフレームパルスの立ち上がりがくる場合を考
える。フレームパルスと遅延回路14及びインバータ５を
介して得られる反転信号とによりナンドゲートには遅延
回路14の遅延時間分のパルス幅をもった低レベルの出力
信号がフレームパルスの立ち上がりに対応して出力され
る。このナンドゲート６の出力信号によって、ナンドゲ
ート７が低レベルから高レベルに変化し、同時にナンド
ゲート８が高レベルから低レベルに変化する。ナンドゲ
ート７が高レベルになることにより、ナンドゲート９の
出力は、すでにクロックパルスが高レベルなので、高レ
ベルから低レベルになる。このナンドゲート９の出力と
遅延回路10及びインバータ11を介した反転信号とによ
り、ノアゲート13には遅延回路10の遅延時間分のパルス
幅をもった高レベルの出力信号がフレームパルスの立ち
上がりに対応して出力され、第１の出力端子３より同期
パルス信号として取り出せる。その後クロックパルスが
高レベルから低レベルに変化した時、２入力ナンドゲー
ト９の出力は低レベルから高レベルに変化し、この２入
力ナンドゲート９の出力と遅延回路10及びインバータ11
を介した反転信号とにより、ナンドゲート12には遅延回
路10の遅延時間分のパルス幅をもった低レベルの出力信
号がクロックパルスの立ち下がりに対応して出力され、
第２の出力端子４から同期パルス信号として取り出せ
る。この時ナンドゲート12の出力信号によってナンドゲ
ート８が低レベルから高レベルに変化し、同時にナンド
ゲート７が高レベルから低レベルに変化する。したがっ
て、ナンドゲート９の出力は高レベルが保たれる。Next, as shown in FIG. 4b, consider the case where the rising edge of the frame pulse comes in the high level state of the clock pulse. A low level output signal having a pulse width corresponding to the delay time of the delay circuit 14 is output to the NAND gate in response to the rising edge of the frame pulse by the frame pulse and the inversion signal obtained through the delay circuit 14 and the inverter 5. It The output signal of the NAND gate 6 causes the NAND gate 7 to change from the low level to the high level, and at the same time, the NAND gate 8 to change from the high level to the low level. When the NAND gate 7 goes high, the output of the NAND gate 9 goes from high to low because the clock pulse is already high. Due to the output of the NAND gate 9 and the inverted signal passed through the delay circuit 10 and the inverter 11, a high level output signal having a pulse width corresponding to the delay time of the delay circuit 10 corresponds to the rising edge of the frame pulse in the NOR gate 13. Is output as a synchronizing pulse signal from the first output terminal 3. After that, when the clock pulse changes from the high level to the low level, the output of the 2-input NAND gate 9 changes from the low level to the high level, the output of the 2-input NAND gate 9, the delay circuit 10 and the inverter 11
With the inverted signal via, a low level output signal having a pulse width corresponding to the delay time of the delay circuit 10 is output to the NAND gate 12 in response to the falling edge of the clock pulse,
It can be taken out from the second output terminal 4 as a sync pulse signal. At this time, the output signal of the NAND gate 12 causes the NAND gate 8 to change from the low level to the high level, and at the same time, the NAND gate 7 to change from the high level to the low level. Therefore, the output of the NAND gate 9 is kept at a high level.

このようにして、出力端子３と４にはフレームパルス
とクロックパルスのパルス幅との相対位置に関係なく、
フレームパルスに１対１に対応して遅延回路10の遅延時
間分のパルス幅をもった出力信号を得ることができ、し
かもクロックパルス周期に対応した余分なパルスを削減
することができる。In this way, regardless of the relative positions of the frame pulse and the pulse width of the clock pulse at the output terminals 3 and 4,
An output signal having a pulse width corresponding to the delay time of the delay circuit 10 can be obtained in a one-to-one correspondence with the frame pulse, and an extra pulse corresponding to the clock pulse period can be reduced.

第２実施例 次に、本発明の第２実施例について説明する。第２図
は本発明の第２の実施例の同期パルス発生回路を示して
いる。図において、２入力ノアゲート26の一方の入力を
入力端子21に接続し、他方の入力は入力端子21に遅延回
路34及び信号反転用のインバータ25を介して接続し、ラ
ッチ回路は２入力ノアゲート27と２入力ノアゲート28と
により構成されている。ノアゲート27の一方の入力には
ノアゲート26の出力を接続し、他方にはノアゲート28の
出力を接続する。２入力ノアゲート29の一方の入力は入
力端子22に接続され、他方の入力はノアゲート27の出力
が接続される。ノアゲート29の出力とノアゲート29の出
力を遅延回路30及び信号反転用のインバータ31を通して
得られる反転出力を共に２入力ノアゲート32と２入力ナ
ンドゲート33の入力端子にそれぞれ接続し、ノアゲート
32の一方のノアゲート28の一方の入力に、ノアゲート28
の他方の入力にはノアゲート27の出力を接続している。Second Embodiment Next, a second embodiment of the present invention will be described. FIG. 2 shows a synchronizing pulse generating circuit according to the second embodiment of the present invention. In the figure, one input of a 2-input NOR gate 26 is connected to the input terminal 21, the other input is connected to the input terminal 21 via the delay circuit 34 and the signal inverting inverter 25, and the latch circuit is a 2-input NOR gate 27. And a 2-input NOR gate 28. The output of the NOR gate 26 is connected to one input of the NOR gate 27, and the output of the NOR gate 28 is connected to the other input. One input of the 2-input NOR gate 29 is connected to the input terminal 22, and the other input is connected to the output of the NOR gate 27. The output of the NOR gate 29 and the output of the NOR gate 29 are connected to the input terminals of the two-input NOR gate 32 and the two-input NAND gate 33, respectively, and the inverted outputs obtained through the delay circuit 30 and the signal inverting inverter 31 are connected to each other.
32 NOR gate 28 has one input connected to NOR gate 28
The output of NOR gate 27 is connected to the other input of.

次に動作について第5a図〜第5b図を用いて説明する。
第１の入力端子１にはフレームパルスを入力し、第２の
入力端子22にはクロックパルスを入力する。まず、第５
図に示すように、クロックパルスの高レベル状態中にフ
レームパルスの立ち下がりがくる場合を考える。フレー
ムパルスと遅延回路34及びインバータ25を介した反転信
号とによりノアゲート26にわ遅延回路34の遅延時間分の
パルス幅を持った高レベルの出力信号がフレームパルス
の立ち下がりに対応して出力される。このノアゲート26
の出力信号によって、ノアゲート27が高レベルから低レ
ベルに変化し、同時にノアゲート28が低レベルから高レ
ベルに変化する。ノアゲート27が低レベルになることに
よって、ノアゲート29はクロックパルスの反転信号を出
力するので、クロックパルスの高レベル状態から低レベ
ル状態に対応してノアゲート29の出力は低レベルから高
レベルになる。このノアゲート29の出力と遅延回路30及
びインバータ31を介した反転信号により、ナンドゲート
33には遅延回路30の遅延時間分のパルス幅をもった低レ
ベルの出力信号がクロックパルスの立ち下がりに対応し
て出力され、第１の出力端子23より同期パルス信号とし
て取り出せる。その後、クロックパルスが低レベルから
高レベルに変化した時にノアゲート29の出力は高レベル
から低レベルに変化し、このノアゲート29の出力と遅延
回路30及びインバータ31を介した反転信号とにより、ノ
アゲート32には遅延回路30の遅延時間分のパルス幅をも
った高レベルの出力信号がクロックパルスの立ち上がり
に対応して出力され、第２の出力端子34により同期パル
ス信号として取り出せる。この時、ノアゲート32の出力
信号によって、ノアゲート28が高レベルから低レベルに
変化し、ノアゲート27が低レベルから高レベルに変化す
る。したがって、ノアゲート29の出力は低レベルが保た
れる。Next, the operation will be described with reference to FIGS. 5a and 5b.
A frame pulse is input to the first input terminal 1 and a clock pulse is input to the second input terminal 22. First, the fifth
As shown in the figure, consider a case where the frame pulse falls during the high level state of the clock pulse. A high level output signal having a pulse width corresponding to the delay time of the NOR gate 26 and the delay circuit 34 is output corresponding to the falling edge of the frame pulse by the frame pulse and the inverted signal passed through the delay circuit 34 and the inverter 25. It This Noah Gate 26
The output signal of the NOR gate 27 changes the NOR gate 27 from the high level to the low level, and at the same time, the NOR gate 28 changes from the low level to the high level. When the NOR gate 27 becomes low level, the NOR gate 29 outputs an inverted signal of the clock pulse, so that the output of the NOR gate 29 changes from low level to high level in response to the high level state of the clock pulse. By the output of the NOR gate 29 and the inverted signal that has passed through the delay circuit 30 and the inverter 31, the NAND gate
A low-level output signal having a pulse width corresponding to the delay time of the delay circuit 30 is output to 33 in response to the falling edge of the clock pulse, and can be taken out from the first output terminal 23 as a sync pulse signal. After that, when the clock pulse changes from the low level to the high level, the output of the NOR gate 29 changes from the high level to the low level, and the output of the NOR gate 29 and the inverted signal via the delay circuit 30 and the inverter 31 cause the NOR gate 32 to change. A high-level output signal having a pulse width corresponding to the delay time of the delay circuit 30 is output corresponding to the rising edge of the clock pulse, and can be taken out as a synchronizing pulse signal by the second output terminal 34. At this time, the output signal of the NOR gate 32 changes the NOR gate 28 from the high level to the low level, and the NOR gate 27 changes from the low level to the high level. Therefore, the output of the NOR gate 29 is kept low.

次に、第5b図に示すように、クロックパルスの低レベ
ル状態内にフレームパルスの立ち下がりがくる場合を考
える。フレームパルスと遅延回路34及びインバータ25を
介した反転信号とによりノアゲート26には遅延回路34の
遅延時間分のパルス幅をもった高レベルの出力信号がフ
レームパルスの立ち下がりに対応して出力される。この
ノアゲート26の出力信号によって、ノアゲート27が高レ
ベルから低レベルに変化し、同時にノアゲート28が低レ
ベルから高レベルに変化する。ノアゲート27が高レベル
になることにより、ノアゲート29の出力は、すでにクロ
ックパルスが低レベル状態であるため、低レベルから高
レベルになる。このノアゲート29の出力と遅延回路30及
びインバータ31を介した反転出力とにより、ナンドゲー
ト33には遅延回路30の遅延時間分のパルス幅をもった低
レベルの出力信号がフレームパルスの立ち下がりに対応
して出力され、第１の出力端子23より同期パルス信号と
して取り出せる。その後クロックパルスが低レベルから
高レベルに変化した時、ノアゲート29の出力は高レベル
から低レベルに変化し、このノアゲート29の出力と遅延
回路30及びインバータ31を介した反転信号とにより、ノ
アゲート32には遅延回路30の遅延時間分のパルス幅をも
った低レベルの出力信号がクロックパルスの立ち上がり
に対応して出力され、第２の出力端子24から同期パルス
信号として取り出せる。この時ノアゲート32の出力信号
によってノアゲート28が高レベルから低レベルに変化
し、同時にノアゲート27が低レベルから高レベルに変化
する。したがって、ノアゲート29の出力は低レベルが保
たれる。Next, as shown in FIG. 5b, consider the case where the falling edge of the frame pulse comes within the low level state of the clock pulse. A high level output signal having a pulse width corresponding to the delay time of the delay circuit 34 is output to the NOR gate 26 according to the falling edge of the frame pulse by the frame pulse and the inverted signal passed through the delay circuit 34 and the inverter 25. It The output signal of the NOR gate 26 changes the NOR gate 27 from the high level to the low level, and at the same time, the NOR gate 28 changes from the low level to the high level. When NOR gate 27 goes high, the output of NOR gate 29 goes from low to high because the clock pulse is already in the low state. By the output of the NOR gate 29 and the inverted output via the delay circuit 30 and the inverter 31, a low level output signal having a pulse width corresponding to the delay time of the delay circuit 30 corresponds to the falling edge of the frame pulse in the NAND gate 33. Is output as a synchronizing pulse signal from the first output terminal 23. After that, when the clock pulse changes from the low level to the high level, the output of the NOR gate 29 changes from the high level to the low level, and the output of the NOR gate 29 and the inverted signal through the delay circuit 30 and the inverter 31 cause the NOR gate 32 to change. A low-level output signal having a pulse width corresponding to the delay time of the delay circuit 30 is output corresponding to the rising edge of the clock pulse, and can be taken out from the second output terminal 24 as a sync pulse signal. At this time, the output signal of the NOR gate 32 changes the NOR gate 28 from the high level to the low level, and at the same time, the NOR gate 27 changes from the low level to the high level. Therefore, the output of the NOR gate 29 is kept low.

このようにして、出力端子23と24にはフレームパルス
とクロックパルスのパルス幅との相対位置に関係なく、
フレームパルスに１対１に対応して遅延回路30の遅延時
間分のパルス幅をもった出力信号を得ることができ、し
かもクロックパルス周期に対応した余分なパルスを削減
することができる。In this way, regardless of the relative position of the frame pulse and the pulse width of the clock pulse at the output terminals 23 and 24,
An output signal having a pulse width corresponding to the delay time of the delay circuit 30 can be obtained in a one-to-one correspondence with the frame pulse, and an extra pulse corresponding to the clock pulse period can be reduced.

［発明の効果］ 以上説明したように本発明は、第１の入力信号と第１
の入力信号を遅延しかつ反転した信号とを第１の反転回
路に入力し、第１の論理回路の出力を第２の論理回路の
一方に入力し、第２の入力信号と第２の論理回路の出力
とを第３の論理回路に入力し、第３の論理回路の出力と
第３の論理回路の出力とを遅延しかつ反転した信号とを
第４の論理回路と第５の論理回路の両方に入力し、第４
の論理回路の出力を第２の論理回路の他方に入力し、第
４と第５の論理回路の出力を共に出力信号として得るこ
とによって、クロックパルスの周期ごとに発生する余分
なパルスなくし、しかも素子数の低減をはかり、消費電
流及び集積回路上等の占有面積を低減することができる
効果がある。EFFECTS OF THE INVENTION As described above, the present invention provides the first input signal and the first input signal.
A signal obtained by delaying and inverting the input signal of the second logic circuit is input to the first inverting circuit, the output of the first logic circuit is input to one of the second logic circuits, and the second input signal and the second logic signal are input. The output of the circuit is input to the third logic circuit, and the signal obtained by delaying and inverting the output of the third logic circuit and the output of the third logic circuit is the fourth logic circuit and the fifth logic circuit. Type in both the 4th
By inputting the output of the second logic circuit to the other of the second logic circuits and obtaining the outputs of the fourth and fifth logic circuits together as an output signal, an extra pulse generated in each cycle of the clock pulse is eliminated, and The number of elements can be reduced, and the current consumption and the area occupied on the integrated circuit can be reduced.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の第１の実施例構成を示す回路図、第２
図は本発明の第２実施例を示す回路図、第３図は従来の
同期パルス発生回路を示す回路図、第4a図〜第4b図は第
１実施例の回路の動作をそれぞれ説明する波形図、第5a
図〜第5b図は第２実施例の動作をそれぞれ説明する波形
図、第6a図〜第6b図は従来例の動作をそれぞれ説明する
波形図である。 1,21,41……第１の入力端子、 2,22,41……第２の入力端子、 3,23,43……第１の出力端子、 4,24,44……第２の出力端子、 5,11,25,31,45,49,54……インバータ、 6,7,8,9,12,33,46,47,48,51,52……２入力ナンドゲー
ト、 13,26,27,28,29,32,55……２入力ノアゲート、 10,14,30,34,44,50,53……遅延回路。FIG. 1 is a circuit diagram showing a first embodiment of the present invention, and FIG.
FIG. 4 is a circuit diagram showing a second embodiment of the present invention, FIG. 3 is a circuit diagram showing a conventional synchronizing pulse generating circuit, and FIGS. 4a to 4b are waveforms for explaining the operation of the circuit of the first embodiment. Figure, number 5a
5 to 5b are waveform charts for explaining the operation of the second embodiment, and FIGS. 6a to 6b are waveform charts for explaining the operation of the conventional example. 1,21,41 …… First input terminal, 2,22,41 …… Second input terminal, 3,23,43 …… First output terminal, 4,24,44 …… Second output Terminal, 5,11,25,31,45,49,54 …… Inverter, 6,7,8,9,12,33,46,47,48,51,52 …… 2 input NAND gate, 13,26, 27,28,29,32,55 …… 2-input NOR gate, 10,14,30,34,44,50,53 …… Delay circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】第１入力信号が供給される第１入力端子
（１、21）と、第２入力信号が供給される第２入力端子
（２、22）とを備えた同期パルス発生回路において、 第１入力端子に接続され第１入力信号を遅延させた第１
遅延信号を発生させる第１遅延回路（14、34）と、 第１遅延信号を反転させ第１反転信号を発生させる第１
インバータ（５、25）と、 第１入力信号と第１反転信号のいずれか一方で活性化さ
れ他方に応答して第２反転信号を発生させる第１論理回
路（６、26）と、 第２入力信号とラッチ信号のいずれか一方で活性化され
他方に応答して第３反転信号を発生させる第２論理回路
（９、29）と、 第３反転信号を遅延させ第２遅延信号を発生させる第２
遅延回路（10、30）と、 第２遅延信号を反転させ第４反転信号を発生させる第２
インバータ（11、31）と、 第３反転信号と第４反転信号のいずれか一方で活性化さ
れ他方に応答して第５反転信号を第１出力端子（３、2
3）に発生させる第３論理回路（13、33）と、 第３反転信号と第４反転信号のいずれか一方で上記第３
論理回路と相補的に活性化され他方に応答して第６反転
信号を第２出力端子（４、24）に発生させる第４論理回
路（12、32）と、 第２反転信号と第６反転信号が供給され上記ラッチ信号
を発生させるラッチ回路とを備えたことを特徴とする同
期パルス発生回路。1. A synchronous pulse generation circuit comprising a first input terminal (1, 21) to which a first input signal is supplied and a second input terminal (2, 22) to which a second input signal is supplied. , A first input signal connected to the first input terminal for delaying the first input signal
A first delay circuit (14, 34) for generating a delayed signal and a first delay circuit for inverting the first delayed signal to generate a first inverted signal
An inverter (5, 25), a first logic circuit (6, 26) for activating one of the first input signal and the first inverted signal and generating a second inverted signal in response to the other, A second logic circuit (9, 29) that activates one of the input signal and the latch signal and generates a third inversion signal in response to the other, and delays the third inversion signal to generate a second delay signal. Second
A second delay circuit (10, 30) and a second delay signal which inverts the second delay signal and generates a fourth inversion signal.
The inverter (11, 31) and one of the third inverted signal and the fourth inverted signal are activated and in response to the other, the fifth inverted signal is output to the first output terminal (3, 2).
3) to generate the third logic circuit (13, 33) and one of the third inversion signal and the fourth inversion signal
A fourth logic circuit (12, 32) which is activated complementarily to the logic circuit and generates a sixth inversion signal at the second output terminal (4, 24) in response to the other, a second inversion signal and a sixth inversion. And a latch circuit which is supplied with a signal to generate the latch signal.