JPH01268070A

JPH01268070A - ヘテロ接合型電界効果トランジスタ

Info

Publication number: JPH01268070A
Application number: JP9542188A
Authority: JP
Inventors: Naotaka Uchitomi; 内富　直隆
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-04-20
Filing date: 1988-04-20
Publication date: 1989-10-25
Anticipated expiration: 2013-01-14
Also published as: JP2695832B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はシ曹ットキーゲート電極を有するヘテロ接合型
電界効果トランジスタに関する。

（従来の技術）近年コンピューターや通信機器の重要部分には大規模集
積回路（ＬＳＩ）が多用されている。これらＬＳＩは、
数ミリ角の半導体基板上に多数の電界効果トランジスタ
（ＦＢＴ）を集積化して構成される電気回路から成る。

そのＦＥＴの１つに、Ｓｉに比べて常温で数倍の電子易
動度を持つ化合物半導体例えばＧ　ａ　Ａ　８を形成母
材に採用して、高速化を図ったＧ　ａ　Ａ　ｓのヘテロ
接合型ＦＥＴがある。このＧａＡｓ　Ｆ　Ｅ　Ｔの性能
指数の１つに電流駆動能力（Ｋ値）が挙けられる。Ｋ値
は、ゲート電圧（ｖｇ）に対するドレイン電流（工。）
の平方根（ａｏ）の平均的傾きを２乗した値で表される
。大きなに値は優れたスイッチング特性に対応する。

この様なＧａＡｓＦＥＴの１つに高速動作性に優れたＩ
”ＨＢＭＴ　（Ｉｎ５ｕｌａｔｅｄ−Ｇａｔｅ　Ｉｎｖ
ｅｒｔｅｄ−８ｔｒｕｃｔｕｒｅＨｉｇｈ　Ｅｌｅｃｔ
ｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ　）
例えば、Ｈ，ＫＩＮＯ８ＨＩＴＡ、ｅｔ、ａｌ、、ＩＢ
ＥＥ　　ＴＲＡＮＳＡＣＴＩＯＮ　ＯＮ　ＥＬＥＣＴＲ
ＯＮ　ＤＥＶＩＣＥ８．Ｖｏｌ、ＨＤ−３３随５．ＭＡ
Ｙ（１９８６）が知られている。第７図にとのＩ”ＨＥ
ＭＴを示す。半絶縁性ＧａＡｓ基板（１，）上にｎ型Ｇ
ａＡｔＡｓ層（３丁）、アンドープＧａＡｓ層（４？）
、アンドープＧａＡｔＡｓ層が順次積層して構成され、
この最上層のアンドープＧａＡｔＡｓ層（５丁）上にゲ
ート電極（６〒）が形成されている。このアンドープＧ
　ａ　Ａ　ｓ層（４丁）は、電子を蓄積しチャネルとし
て働く様になっている。（７？）　、　（８ｙ）は夫々
ソース、ドレイン領域である（第７図（ａ））。

このＩ”ＨＥＭＴは、ゲート電極（＆ｒ）に正バイアス
カットする。このオフした状態でのゲート電極直下の伝
導帯的）、価電子帯（へ）のバンドダイヤグラムを第７
図（ｂ）　Ｋ示す。上方向が電子に対するポテンシャル
が正の方向である。しかしながらゲートバイアス印加時
にｎ型ＧａＡｔＡｓ層（３ｙ）のバンドが曲がり、この
図から判る様に、負バイアス印加状態ではアンドープＧ
ａＡｓ層（４マ）とｎ型ＧａＡｔＡｓ層（３？）間のヘ
テロ界面とｎ型ＧａＡｔＡｓ層（シ）の夫々伝導帯のポ
テンシャルが接近し、電子（７亀）はアンドープＧ　ａ
　Ａ　ｓ層（４）のチャネル領域のみならずｎ型ＡｔＧ
ａＡｓ層（３Ｆ）にも存在する。つまり、導電性を呈す
るｎ型ＧａＡＡＡｓ層に電流が流れてしまう。

従ってこの様な状態ではＩ、ＨＢＭＴは工。のカットを
良好にできずピンチオフ特性が悪い。この事から、−に
対する４゜の平均的傾きは小さくなシ、Ｋ値も低下して
しまう。

（発明が解決しようとする課題）以上の様に、従来のヘテロ接合型ＦＥＴでは、Ｋ値が低
下しピンチオフ％性が悪いという問題があった。

本発明は、上記問題点に鑑みなされたもので、ピンチオ
フ特性の向上を図ったヘテロ接合型ＦＥＴを提供する事
を目的とする。

〔発明の構成〕

（課題を解決するための手段）第１の半導体層と、この第１の半導体層上に積層されこ
れよりも不純物濃度が高い第２の半導体層と、この第２
の半導体層上に積層され前記第１の半導体層と共に前記
第２の半導体層を挟むことで前記第２の半導体層に量子
井戸を形成し、前記第２の半導体層よりも不純物濃度が
低い第３の半導体層と、この第３の半導体層上に設けら
れ、この第３の半導体層とシ讐ットキー接合を成すゲー
ト電極とを具備する事を特徴とするヘテロ接合型電界効
果トランジスタを提供するものである。

（作用）本発明では、チャネル領域となる第２の半導体層そのも
のが良好な導電性を呈する不純物層であシキャリアを発
生するので、この層を挟んでことに量子井戸を形成する
第１．第３の半導体層は低不純物の高比抵抗層にできる
。従って、第１の半導体層にサブチャネルが生ずるのを
防止できキャリアを量子井戸に確実に高密度にて局在さ
せ、チャネル領域を形成する事ができる。

（実施例）本発明の詳細を実施例に従って説明する。

第１図は本発明の一実施例に係るヘテロ接合屋電界効果
トランジスタの断面図である。製造手屓に沿いながら構
造を説明する。

先ず、半絶縁性Ｇ　ａ　Ａ　ｓ基板（１）にバッファー
層として２０００Ａのアンドープ（積極的に不純物を添
加しないが、ここでは不純物濃度が１×１０ｅＩＭ程度
のものを示す。）　ＧａＡｓ　（ヒ化ガリウム）層（２
１）を形成し次に第１の半導体層として１００ＯＡのア
ンドープＧ　ａ　ＡｔＡ　ｓ層（３ｍ）を形成する。続
けて第２の半導体層として２　Ｘ　１０”５−”　Ｓｌ
をドープしたｎ型ＧａＡｓ層（４）を２００人形成し、
その上部に第３の半導体層としてアンドープＧａＡｔＡ
ｓ　ｆ５（５１）を５０ＯＡ形成する。これらの層の形
成には例えば分子線エピタキシャル成長法（ＭＢＢ）で
行なう。

次にゲート電極（６１）は、窒化タングステン（ｗＮｘ
）をスパッタ法によって約５ｏｏｉ堆積した後リアクテ
ィブイオンエツチング（ＲＴＢ）によってゲート加工を
行い形成した。さらにゲート電極（６１）に自己整合的
に８ｉ＋を３　Ｘ　Ｉ　Ｑ”ｍ−２で各半導体層にイオ
ン注入し、ＡＳ雰囲気中で８００℃２０分間アニールを
行ないこの不純物を活性化した。この様にして形成した
ｎ型ンース、ドレイン領域（７１）。

（８ｍ）上に下からＡｕＧｅ／Ｎｉ／ＡｕＴ、ｔ−ミッ
ク性を呈するソース、ドレイン電極（９，）、（１０＋
）を形成した。

この様にして形成したヘテロ接合型ＰＥＴのゲート電極
直下の伝導帯、価電子帯のバンドダイヤグラムを第２図
に示す。上方向が電子に対するポテンシャルが正の方向
である。２つのアンドープＧａＡｔＡｓ層（３ｔ）　、
　（５１）に挟まれたｎ型ＧａＡｓ層（４）には量子井
戸（イ）が形成されている。ゲートに電圧を印加しない
熱平衡状態（実線で示す）では、ここに電子Ｑυが蓄積
されておシ、チャネルが形成さを与える事により、キャ
リアである電子がソースからドレインに移動しドレイン
電流が流れる（第２図）。一方、ゲート電極（６１）に
負のゲート電圧（Ｖｏ）を印加した際（破線で示す）に
は、ｎ　ｍＧａＡｓ層（４，）の伝導帯＠は、フェルミ
レベル（Ｅρより高レベルのポテンシャルとなシ、ここ
での電子密度も低くなってドレイン電流はカットされる
。この様に、このヘテロ接合型ＦＥＴはデプレシ冒ンモ
ードで動作する。第３図はＣ−■測定によって求めた電
子密度分布を表わす。電子密度分布はｎ型ＧａＡｓ層（
４）に１×１０　個／−を越える密度にて局在している
ことがわかる。３００にの温度で測定したＦＢＴ１７）
ｇｍは４５０ｍｓ／　１ｆｌｌ　　（但しゲート長（チ
ャネル長方向の長さ）は１．０μｍ１ゲ一ト幅方向の長
さ（図面の奥ゆき方向）は１０μｍとした）７７にでは
６００　ｒｎｓ／ｗａｇ　　であった。この時のに値は
４０００ｍ５／■と高い値であった。ゲート電極とソー
ス電極間の電流−電圧特性を第４図に示す。

通常構造のＭＥＳＦＥＴのショットキー特性と比べ約３
倍のバリヤハイドが有る事が判る。

本実施例で示したヘテロ接合型ＦＥＴは、量子井戸の形
成されるｎ型ＧａＡｓ層（４）が高比抵抗で６る７；／
）”−プＧａＡｚＡｓ層（３Ｉ）、（＆）に挟まれる。

層（３１）はこのように高比抵抗にできることからバン
ドの曲が９が押えられ従来の様なサブチャネルの発生が
防止できる。従ってピンチオフ電圧は向上する。

また、本実施例ではＤＸセンタがないアンドープＧＡｔ
Ａｓ層（３１）、（５，）を採用する為、量子井戸で高
いキャリア電子密度が得られる。

また、層（５）が高比抵抗であるためショットキゲート
に高いバリアハイドが得られる。

ここでは、インゴットから切シ出したＧ　ａ　Ａ　ｓ基
板上に一旦ＧａＡｓのバッファー層を介在させてＡＡＧ
ａＡｓ層を形成しやすくしたが、出発材料には０　ａ　
Ａ　ｓ基板をそのまま採用しても良い。

第５図は本発明の他の実施例に係るヘテロ接合型電界効
果トランジスタの断面を水子ものである。

製造手順を追いながらその構造を説明する。

先ず、半絶縁性ＧａＡｓ　（ヒ化ガリウム）基板（ｌ、
）上に第１の半導体層として１μｍ厚のアンド・−ブの
Ｇ　ａ　Ａ　ｓ層（３２）、第２の半導体層としてＳｉ
を５　Ｘ　１０”６１１−３　　ドープした２００λ厚
のｎ＋の”ａｌｓＧａｏ、、、　Ａｓ　（ヒ化インジウ
ムガリウム）　層（４）及び第３の半導体層として３０
０Ａ厚のアンドープＧａ　Ａ！、　　Ａｓ　（ヒ化ガリ
ウムアルミニウム）層（５＋）ｘ　　　ｉ−ｘを例えばＭＢＥ法により順次積層して形成する。

次にＦＩＴ領域以外を　０のイオン注入を行って選択的
に素子分離の為のアイソレージラン層１１を設けておく
。

さらに、このＧａｘｌａ　１．Ａｓ層（シ）上に例えば
５０００＾厚の窒化タングステン（ＷＮ　）の薄膜をス
バッタ蒸着によυ形成し、ＲＩ　Ｅ　（Ｒｅａｃｔｉｙ
ｅ　Ｉｏｎｇｔｃｈｉｎｇ　）によってショットキーゲ
ート電極（へ）に加工する。この際、ゲート電極（６り
のチャネル長方向の幅を１．０μｍ１　ゲート幅方向の
長さを１０μｍにしておく。

次いで、ゲート電極（６）をマスクとしてＳｉイオンを
加速電圧１５０ＫｅＶ、ドーズ量３Ｘ１０　ｆｆｉ　　
の条件にて各半導体層中に注入し、アルシン雰囲気中で
９５０℃のランプアニールを行う。この様にしてゲート
電極（モ）に対して自己整合的にｎ型ンース、ドレイン
領域（７ｍ）、（８，）を形成する。

最後に、これらソース、ドレイン領域（７意）、（＆）
上に下からＡｕＧｅ／Ｎｉ／Ａｕ　の３層積構造のオー
ミック性のソース、ドレイン電極（９り　、　（１０ｇ
）を蒸着及びランプアロイ（温度５００℃、時間５秒の
条件）にて形成する。この様にして第５図に示したＦＥ
Ｔが完成する。

第６図はこのＦＥＴのショットキーゲート電極（モ）下
の伝導帯、価電子帯のバンドダイヤグラムを第２図と同
様に示した図である。

第６図に示す様にゲートに電圧を印加しない熱平衡状態
（実線で示す）ではアンドープＡｔＧａＡｓ層及びアン
ドープＧａＡｓ層に挟まれたｎ　ｆＪＩ　ＩｎＧａＡｓ
層には、量子井戸（ｆＤ）１５１形成される。この量子
井戸（６０）は、キャリアとしての電子（ｅで示す）を
蓄積し、先の実施例のｎ　Ｆｇｌ　Ｇ　ａ　Ａ　ＬＡ　
ｓ層間様にチャネルとして働く。この時にはＦＥＴはオ
ン状態である。逆に、ゲート電極に負の電圧を印加した
際（破線で示す）には、第６図に示す様にこの量子井戸
（６０×は電子が存在しなくな！Ｊ、ＦＥＴはオフする
。このＦＥＴは先の実施例で説明したＦＥＴと同様の効
果を奏する他に次の効果も奏する。

即ち、このＦＢＴの特性を試算した結果、胛が１５００
ｍａ／ｍｍＫ（Ｖ　＝２Ｖ　、Ｖ　　＝ＩＶＯと＊　）
ｏｓ　　　　　　　　　　　ａｓと高い値を示す事が判った。また、この時に値は４８０
０ｍ８７鴎であった。先の実施例に比べこの様に高いｇ
ｍを得る事ができたのは、ＧａＡｓに比べて電子移動変
の高いＧａＩｎＡｓ層をチャネルとして採用したためと
考えられる。

以上の２つの実施例では、第２の半導体層の不純物濃度
は高いｇｍを得るに十分なキャリアをチャネル領域に蓄
積可能で、しかもゲートバイアスを印加してもチャネル
領域内にキャリアが有効に閉また、この第２の半導体層
の膜厚は量子井戸を形成する面から３０Ａ以上で８０参
Ａ以下である事が好ましい。

第１及び第３の半導体層は、低不純物濃度であり真性半
導体に近い方が望ましく、不純物濃度がｌＸｌ０５ｍ以
下が良く、ｌＸｌ０画以下である事が好ましい。また第
２の半導体層はｎ型のチャネル領域でありその際のキャ
リアを電子としたが、これに限らず、Ｐ型にしてキャリ
アにホールを用いる様にしても良い。また、ショットキ
ーゲート電極には窒化タングステン（ＷＮ　）を用いた
が、他のショットキー金属例えば硅化タングステン（Ｗ
８ｉ）を用いても良い。ここではデプレションモードの
ＦＥＴを説明したがこれに限らず第２の半導体層中の不
純物濃度をデプレションモードのＦＥＴより低く設定す
る事によりエンハンスメントモードで動作するＦＥＴも
形成可能である。

本発明は、実施例に示した各半導体層の組み合わせに限
る事なく、他の半導体例えば第１の半導体層をＡＬ　Ｉ
　ｎ　Ａ　ｓＳ　　第２の半導体層をＧａＩｎＡｓ、第
３の半導体層をＡｔＩｎＡ、ｓ等の組合せでも良い。こ
の場合にはＩｎＰの基板を採用すれば良い。

尚、本発明はその主旨を逸脱しない範囲で種々変形して
実施する事ができる。

〔発明の効果〕

上記構成により、Ｋ値の向上等を図ったペテロ接合型Ｆ
ＥＴを提供する事ができる。

【図面の簡単な説明】

第１図、第２丙は本発明の一実施例を示す図、第３図１
．第４図は本発明の一実施例を説明する図、第５図、第
６図は本発明の他の実施例を示す図、第７図は従来技術
を説明する図である。ＩＩ・・・半絶縁性Ｑ　ａ　Ａ　Ｓ基板、為・・・アン
ドープＧａＡｓ層、３１−７７ド一プＧａＡｔＡｓ層、
４．−・ｎ型Ｇ　ａ　Ａ　ｓ濁、５１−７７ド一プＧａ
ＡｔＡｓ層、６１・ＷＮｘのゲート電極、９゜１０．・
・・ＡｕＧｅ／Ｎｉ／Ａｕのオーミック電極。代理人　弁理士　　則　近　憲　佑同　　松山光速第１図第２図第３図第４図第５図第６図

Claims

【特許請求の範囲】

（１）第１の半導体層と、この第１の半導体層上に積層
された第２の半導体層と、この第２の半導体層上に積層
され前記第１の半導体層と共に前記第２の半導体層を挟
むことで前記第２の半導体層に量子井戸を形成する第３
の半導体層と、この第３の半導体層上に設けられたゲー
ト電極とを具備し、前記第１、第３の半導体層は第２の
半導体層よりも低不純物濃度とされてなる事を特徴とす
るヘテロ接合型電界効果トランジスタ。
（２）前記第１の半導体層はアンドープのヒ化ガリウム
アルミニウム、前記第２の半導体層はｎ型のヒ化ガリウ
ム、前記第３の半導体層はアンドープのヒ化ガリウムア
ルミニウムである事を特徴とする請求項１記載のヘテロ
接合型電界効果トランジスタ。
（３）前記第１の半導体層はアンドープのヒ化ガリウム
、前記第２の半導体層はｎ型のヒ化インジウムガリウム
、前記第３の半導体層はアンドープのヒ化ガリウムアル
ミニウムである事を特徴とする請求項１記載のヘテロ接
合型電界効果トランジスタ。
（４）前記第２の半導体層の不純物濃度は、１×１０＾
１＾８ｃｍ＾−＾３以上である事を特徴とする請求項１
記載のヘテロ接合型電界効果トランジスタ。
（５）前記第２の半導体層の不純物濃度は、１×１０＾
１＾９ｃｍ＾−＾３以上である事を特徴とする請求項１
記載のヘテロ接合型電界効果トランジスタ。
（６）第２の半導体層の膜厚は、３０Å以上、８０Å以
下である事を特徴とする請求項１記載のヘテロ接合型電
界効果トランジスタ。
（７）前記第１及び第３の半導体層は、アンドープ半導
体である事を特徴とする請求項１記載のヘテロ接合型電
界効果トランジスタ。
（８）前記第１及び第３の半導体層の不純物濃度は１×
１０＾１＾８ｃｍ＾−＾３以下である事を特徴とする請
求項１記載のヘテロ接合型電界効果トランジスタ。
（９）前記第１及び第３の半導体層の不純物濃度は１×
１０＾１＾４ｃｍ＾−＾３以下である事を特徴とする請
求項１記載のヘテロ接合型電界効果トランジスタ。
（１０）前記ゲート電極はショットキ接合を為す窒化タ
ングステンもしくは硅化タングステンである事を特徴と
する請求項１記載のヘテロ接合型電界効果トランジスタ
。