JPH01264311A - パワー出力回路 - Google Patents
パワー出力回路Info
- Publication number
- JPH01264311A JPH01264311A JP63091476A JP9147688A JPH01264311A JP H01264311 A JPH01264311 A JP H01264311A JP 63091476 A JP63091476 A JP 63091476A JP 9147688 A JP9147688 A JP 9147688A JP H01264311 A JPH01264311 A JP H01264311A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gate
- mosfet
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000605 extraction Methods 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 239000000284 extract Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パワー出力回路に関し、例えばソースフォ
ロワ形態の出力MOSFET (絶縁ゲート型電界効果
トランジスタ)を用いたものに利用して有効な技術に関
するものである。
ロワ形態の出力MOSFET (絶縁ゲート型電界効果
トランジスタ)を用いたものに利用して有効な技術に関
するものである。
パワーMOSFETを用いた出力回路の例として、例え
ば雑誌「電子技術J 19B7年11月号、頁22〜頁
25がある。このパワーMO5FETは、ソースを接地
し、ドレインにモータ等の負荷を接続するものである。
ば雑誌「電子技術J 19B7年11月号、頁22〜頁
25がある。このパワーMO5FETは、ソースを接地
し、ドレインにモータ等の負荷を接続するものである。
電子燃料噴射用のソレノイド等のように自動車搭載用の
パワー出力回路は、パワー出力素子を電源電圧側とし、
負荷を回路の接地電位側にするハイサイド駆動回路(ソ
ースフォロワ回路)とすることが望ましい。なぜなら、
負荷を電源電圧側に接続すると、衝突事故等により負荷
が接地されると、そこに過電流が流れて火災を引き起こ
す戊れがあるからである。
パワー出力回路は、パワー出力素子を電源電圧側とし、
負荷を回路の接地電位側にするハイサイド駆動回路(ソ
ースフォロワ回路)とすることが望ましい。なぜなら、
負荷を電源電圧側に接続すると、衝突事故等により負荷
が接地されると、そこに過電流が流れて火災を引き起こ
す戊れがあるからである。
上記のようなパワー出力回路においては、負荷短絡時等
には出力MOSFETの破壊防止のためにその検出信号
により高速にオフ状態に切り換える必要がある。これに
対して、通常動作状態ではEMI防止等のためにオフ状
態への切り換え時間を長くする必要がある。
には出力MOSFETの破壊防止のためにその検出信号
により高速にオフ状態に切り換える必要がある。これに
対して、通常動作状態ではEMI防止等のためにオフ状
態への切り換え時間を長くする必要がある。
このように、その動作形態に応じて出力MOSFETの
オフ時間の制御する回路として、第4図に示すような回
路が考えられる。この回路は、抵抗R1とMOSFET
Q2及び抵抗R1”とMOS F ETQ 2°からな
るようなゲート電荷引き抜き回路を設けておいて、出力
MOSFETQIを高速にオフ状態にするときには、2
つのMOSFETQ2とQ2’ をオン状態にする。ま
た、出力MOSFETQIを遅くオフ状態にするときに
は、MOSFETQ2のみをオン状態にする。このよう
にすることによって、2通りのオフ時間を設定できる。
オフ時間の制御する回路として、第4図に示すような回
路が考えられる。この回路は、抵抗R1とMOSFET
Q2及び抵抗R1”とMOS F ETQ 2°からな
るようなゲート電荷引き抜き回路を設けておいて、出力
MOSFETQIを高速にオフ状態にするときには、2
つのMOSFETQ2とQ2’ をオン状態にする。ま
た、出力MOSFETQIを遅くオフ状態にするときに
は、MOSFETQ2のみをオン状態にする。このよう
にすることによって、2通りのオフ時間を設定できる。
しかしながら、この構成では、オフ時間を多段階にわた
って制御する場合には、それに従い上記MOSFETQ
2と抵抗R1のような直列回路が増加し、回路素子数が
増大してしまう。また、プロセスバラツキの影響を受け
て相対精度が悪くなるという問題を有する。
って制御する場合には、それに従い上記MOSFETQ
2と抵抗R1のような直列回路が増加し、回路素子数が
増大してしまう。また、プロセスバラツキの影響を受け
て相対精度が悪くなるという問題を有する。
この発明の目的は、簡単な構成で相対精度よくオフ状態
への切り換え時間を可変にできるパワー出力回路を提供
することにある。
への切り換え時間を可変にできるパワー出力回路を提供
することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ソースフォロワ形態の出力MOSFETのゲ
ートと実質的な回路の接地電位点との間に、PWM (
パルス幅変調)信号に従い間欠的に動作するMOSFE
T及び抵抗とからなるゲート電荷引き抜き回路を設ける
。
ートと実質的な回路の接地電位点との間に、PWM (
パルス幅変調)信号に従い間欠的に動作するMOSFE
T及び抵抗とからなるゲート電荷引き抜き回路を設ける
。
上記した手段によれば、PWMによりゲート電荷の引き
抜きが間欠的に行われるため、そのパルス幅デユーティ
に従って相対精度よく出力MOSFETのオフ状態への
切り換え時間を可変にすることができる。
抜きが間欠的に行われるため、そのパルス幅デユーティ
に従って相対精度よく出力MOSFETのオフ状態への
切り換え時間を可変にすることができる。
第1図には、この発明に係るパワー出力回路の一実施例
の回路図が示されている。パワー出力回路は、同図に破
線で示すように半導体集積回路ICにより構成される。
の回路図が示されている。パワー出力回路は、同図に破
線で示すように半導体集積回路ICにより構成される。
それ故、同図の各回路素子は、公知の半導体集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような1個の半導体基板上において形成される。
製造技術によって、特に制限されないが、単結晶シリコ
ンのような1個の半導体基板上において形成される。
この実施例のパワー出力回路は、例えば自動車用パワー
出力回路に向けられている。それ故、電源電圧Vccは
、12Vのような比較的高い電圧に設定される。そして
、後述するような入力信号INやパルス幅変調信号PW
Mは、5Vのような論理回路用の動作電圧により形成さ
れる。したがって、この実施例の半導体集積回路ICは
、上記2つの電源電圧により動作するものである。
出力回路に向けられている。それ故、電源電圧Vccは
、12Vのような比較的高い電圧に設定される。そして
、後述するような入力信号INやパルス幅変調信号PW
Mは、5Vのような論理回路用の動作電圧により形成さ
れる。したがって、この実施例の半導体集積回路ICは
、上記2つの電源電圧により動作するものである。
パワー出力MOSFETQIのドレインは、電源電圧V
ccに結合される。上記出力MOS F ETQlのソ
ースは、外部端子OUTに結合され、特に制限されない
が、前記モータやソレノイド等のような誘導性の負荷り
が設けられる。それ故、パワー出力MOS F ETQ
1は、ソースフォロワ出力MOSFETとして動作す
る。
ccに結合される。上記出力MOS F ETQlのソ
ースは、外部端子OUTに結合され、特に制限されない
が、前記モータやソレノイド等のような誘導性の負荷り
が設けられる。それ故、パワー出力MOS F ETQ
1は、ソースフォロワ出力MOSFETとして動作す
る。
上記パワーMOSFETQIは、次のような駆動回路に
より駆動される。
より駆動される。
出力MO3FBTQIをオン状態にさせるめたに、特に
制限されないが、PチャンネルMOSFETQ3からな
るチャージアップ回路が設けられる。このMOSFET
Q3の動作電圧は、昇圧回路BSTにより上記電源電圧
Vccを昇圧した昇圧電圧Vcc+Vが用いられる。上
記昇圧回路BSTにより形成される昇圧電圧+■はMO
SFETQ1の実質的なしいき値電圧以上に設定される
。これにより、MOSFETQ3がオン状態となると、
出力MOSFETQIのゲートは上記昇圧電圧Vcc+
Vにチャージアップされるため、そのソースからはドレ
インに供給される電源電圧Vccがそのまま出力される
。これによって、出力MOSFETQIがオン状態のと
きには、電圧損失の無い電源電圧VCCに等しいような
高い出力電圧を得ることができる。上記PチャンネルM
OSFETQ3のゲートには、それを確実にオフ状態に
させるために、上記5v系の入力信号INを上記昇圧電
圧に対応したレベルに変換するレベル変換回路LCを通
して入力信号IN’ が供給される。
制限されないが、PチャンネルMOSFETQ3からな
るチャージアップ回路が設けられる。このMOSFET
Q3の動作電圧は、昇圧回路BSTにより上記電源電圧
Vccを昇圧した昇圧電圧Vcc+Vが用いられる。上
記昇圧回路BSTにより形成される昇圧電圧+■はMO
SFETQ1の実質的なしいき値電圧以上に設定される
。これにより、MOSFETQ3がオン状態となると、
出力MOSFETQIのゲートは上記昇圧電圧Vcc+
Vにチャージアップされるため、そのソースからはドレ
インに供給される電源電圧Vccがそのまま出力される
。これによって、出力MOSFETQIがオン状態のと
きには、電圧損失の無い電源電圧VCCに等しいような
高い出力電圧を得ることができる。上記PチャンネルM
OSFETQ3のゲートには、それを確実にオフ状態に
させるために、上記5v系の入力信号INを上記昇圧電
圧に対応したレベルに変換するレベル変換回路LCを通
して入力信号IN’ が供給される。
上記出力MOSFETQIのゲートと実質的な回路の接
地電位点との間には、次のゲート電荷引き抜き回路が設
けられる。抵抗R1とダイオードD1とNチャンネルM
OSFETQ2が直列形態に接続される。そして、MO
5FETQ2のゲートには、後述するようなアンド(A
ND)ゲート回路Gを通したPWM信号が供給される。
地電位点との間には、次のゲート電荷引き抜き回路が設
けられる。抵抗R1とダイオードD1とNチャンネルM
OSFETQ2が直列形態に接続される。そして、MO
5FETQ2のゲートには、後述するようなアンド(A
ND)ゲート回路Gを通したPWM信号が供給される。
上記MOSFETQ2のソースは、接地してもよいが、
この実施例では上記ゲートに供給されるPWM信号がイ
ンバータ回路■vを通した反転されて供給される。この
構成において、上記PWM信号がハイレベルのとき、上
記MOSFETQIのソースはインバータ回路IVの出
力信号によりロウレベルになる。したがって、出力MO
SFETQIのゲート電荷の引き抜き経路は、抵抗R1
、ダイオードD1、MOSFETQ2及びインバータ回
路TVとなり、インバータ回路IVの出力端子を実質的
な接地電位点として動作する。
この実施例では上記ゲートに供給されるPWM信号がイ
ンバータ回路■vを通した反転されて供給される。この
構成において、上記PWM信号がハイレベルのとき、上
記MOSFETQIのソースはインバータ回路IVの出
力信号によりロウレベルになる。したがって、出力MO
SFETQIのゲート電荷の引き抜き経路は、抵抗R1
、ダイオードD1、MOSFETQ2及びインバータ回
路TVとなり、インバータ回路IVの出力端子を実質的
な接地電位点として動作する。
上記ダイオードDIは、MOSFETQ2をオフ状態か
らオン状態にするとき、そのゲートとドレイン間の寄生
容量に蓄えれた電荷が、上記出力MOSFETQIのゲ
ート側に流れ込むのを防止するためのものである。
らオン状態にするとき、そのゲートとドレイン間の寄生
容量に蓄えれた電荷が、上記出力MOSFETQIのゲ
ート側に流れ込むのを防止するためのものである。
出力MOSFETQIの切り換えをjテう入力信号IN
は、上記レベル変換回路LCを通して上記Pチャンネル
MO5FETQ3を制御する。これにより、入力信号I
Nがハイレベルのとき、PチャンネルMOSFETQ3
をオフ状態にして、上記ゲート電荷引き抜き回路により
、出力MOSFETQ1をオン状態からオフ状態とに切
り換える。
は、上記レベル変換回路LCを通して上記Pチャンネル
MO5FETQ3を制御する。これにより、入力信号I
Nがハイレベルのとき、PチャンネルMOSFETQ3
をオフ状態にして、上記ゲート電荷引き抜き回路により
、出力MOSFETQ1をオン状態からオフ状態とに切
り換える。
また、入力信号INがロウレベルのとき、後述するよう
に上記ゲート電荷引き抜き回路の動作を停止させるとと
とに、上記PチャンネルMOSFETQ3をオン状態に
して出力MOSFETQIをオフ状態からオン状態に切
り換える。
に上記ゲート電荷引き抜き回路の動作を停止させるとと
とに、上記PチャンネルMOSFETQ3をオン状態に
して出力MOSFETQIをオフ状態からオン状態に切
り換える。
アンドゲート回路Gは、上記入力信号INがハイレベル
(論理“1”)とき、出力MOS F ETQlのオフ
時間を制御するパルス幅変調信号pwMを有効として上
記MOSFETQ2のゲート及びインバータ回路TVを
通してソースに供給する。
(論理“1”)とき、出力MOS F ETQlのオフ
時間を制御するパルス幅変調信号pwMを有効として上
記MOSFETQ2のゲート及びインバータ回路TVを
通してソースに供給する。
すなわち、上記パルス幅変調信号PWMがハイレベルの
期間、上記のような電荷引き抜き回路が動作して、抵抗
R1と出力MOSFETQIのゲート容量に従った時定
数により間欠的に電荷の引き抜きを行うものである。な
お、厳密には上記時定数は、ダイオードDIのオン抵抗
及びλ(OSFETQ2のオン抵抗も関係するが、これ
らのオン抵抗に比べて抵抗R1の抵抗値は十分大きく設
定されている。
期間、上記のような電荷引き抜き回路が動作して、抵抗
R1と出力MOSFETQIのゲート容量に従った時定
数により間欠的に電荷の引き抜きを行うものである。な
お、厳密には上記時定数は、ダイオードDIのオン抵抗
及びλ(OSFETQ2のオン抵抗も関係するが、これ
らのオン抵抗に比べて抵抗R1の抵抗値は十分大きく設
定されている。
この実施例では、上記負荷りに対してダイオードD3と
ツェナーダイオードZDからなる電圧クランプ回路が設
けられている。このため、上記出力MOSFETQIを
高速にオフ状態に切り換えときの出力端子OUTの電位
は、−(VD3+vZD)な負極性の大きな電圧になる
。ここで、VD3は、ダイオードD3の順方向電圧であ
り、■ZDはツェナーダイオードZDのツェナー電圧で
ある。上記クランプ電圧を絶対値的に高く設定すること
により、誘導性の負荷りに蓄えられてエネルギーを短時
間で放出させることができる。
ツェナーダイオードZDからなる電圧クランプ回路が設
けられている。このため、上記出力MOSFETQIを
高速にオフ状態に切り換えときの出力端子OUTの電位
は、−(VD3+vZD)な負極性の大きな電圧になる
。ここで、VD3は、ダイオードD3の順方向電圧であ
り、■ZDはツェナーダイオードZDのツェナー電圧で
ある。上記クランプ電圧を絶対値的に高く設定すること
により、誘導性の負荷りに蓄えられてエネルギーを短時
間で放出させることができる。
上記パワー出力MOSFETQIは、特に制限されない
が、そのドレイン領域がN型基板とされる。それ故、ド
レイン電極は基板の裏面側に設けられる。パワー出力M
OSFETQIを構成するP型のチャンネル領域は、基
板の表面にリング状に形成される。このP型のチャンネ
ル領域の表面に同様にリング状のN型のソース領域が形
成される。上記ソース領域とドレイン領域としての基板
との間に挟まれたチャンネル領域の表面には、ゲート絶
縁膜を介してゲート電極が形成される。上記ソース領域
とチャンネル領域とは共通接続されてソース電極とされ
る。
が、そのドレイン領域がN型基板とされる。それ故、ド
レイン電極は基板の裏面側に設けられる。パワー出力M
OSFETQIを構成するP型のチャンネル領域は、基
板の表面にリング状に形成される。このP型のチャンネ
ル領域の表面に同様にリング状のN型のソース領域が形
成される。上記ソース領域とドレイン領域としての基板
との間に挟まれたチャンネル領域の表面には、ゲート絶
縁膜を介してゲート電極が形成される。上記ソース領域
とチャンネル領域とは共通接続されてソース電極とされ
る。
上記パワーMOSFETQIの駆動回路としてMOSF
ETQ2、Q3、ダイオードD1、抵抗R1や、昇圧回
路BST及びレベル変換回路LC等の各回路素子は、上
記基板の表面側に形成されたP型の分離頭載内に形成さ
れる。すなわち、上記P型分離領域内にN型のコレクタ
領域を、そのコレクタ領域内にP型のベース領域を、そ
のベース領域内にN型のエミッタ領域を形成することに
よりトランジスタ(ダイオード)を得るものである。ま
た、NチャンネルMOSFETは、上記P型骨HeH域
に形成すればよく、PチャンネルMOSFETは、P型
の分離領域にN型のウェル領域を形成してここに形成す
ればよい。
ETQ2、Q3、ダイオードD1、抵抗R1や、昇圧回
路BST及びレベル変換回路LC等の各回路素子は、上
記基板の表面側に形成されたP型の分離頭載内に形成さ
れる。すなわち、上記P型分離領域内にN型のコレクタ
領域を、そのコレクタ領域内にP型のベース領域を、そ
のベース領域内にN型のエミッタ領域を形成することに
よりトランジスタ(ダイオード)を得るものである。ま
た、NチャンネルMOSFETは、上記P型骨HeH域
に形成すればよく、PチャンネルMOSFETは、P型
の分離領域にN型のウェル領域を形成してここに形成す
ればよい。
上記引き抜き回路の動作を第2図及び第3図の動作波形
図を参照して次に説明する。
図を参照して次に説明する。
上記出力MOSFETQIを比較的高速にオン状態から
オフ状態に切り換えるとき、パルス幅変調信号PWMを
、第2図に示すようにパルス幅デユーティが50%の信
号とする。この構成では、入力信号INがハイレベルの
とき、Pチャンネル領域 S F ETQ 3がオフ状
態になるとともに、NチャンネルMOSFETQ2が上
記PWM信号がハイレベルのときオン状態になり、抵抗
R1とゲート容量とで決まる時定数により間欠的にディ
スチャージ動作を行う。これにより、MOSFETQ1
のゲート電圧VCは、比較的高速にハイレベルからロウ
レベルに変化するので、出力MOSFETQIを比較的
高速にオン状態からオフ状態に切り換えることができる
。
オフ状態に切り換えるとき、パルス幅変調信号PWMを
、第2図に示すようにパルス幅デユーティが50%の信
号とする。この構成では、入力信号INがハイレベルの
とき、Pチャンネル領域 S F ETQ 3がオフ状
態になるとともに、NチャンネルMOSFETQ2が上
記PWM信号がハイレベルのときオン状態になり、抵抗
R1とゲート容量とで決まる時定数により間欠的にディ
スチャージ動作を行う。これにより、MOSFETQ1
のゲート電圧VCは、比較的高速にハイレベルからロウ
レベルに変化するので、出力MOSFETQIを比較的
高速にオン状態からオフ状態に切り換えることができる
。
上記出力MOSFETQIを比較的低速でオン状態から
オフ状態に切り換えるとき、パルス幅変調信号PWMを
、第3図に示すようにパルス幅デユーティが25%の信
号とする。言い換えるならば、パルス幅を同じくしてそ
の周期を2倍にすると、単位時間当たりの平均的なディ
スチャージ電荷量を前記第2図の場合の2倍にできるか
ら、約2倍のオン時間を得ることができる。
オフ状態に切り換えるとき、パルス幅変調信号PWMを
、第3図に示すようにパルス幅デユーティが25%の信
号とする。言い換えるならば、パルス幅を同じくしてそ
の周期を2倍にすると、単位時間当たりの平均的なディ
スチャージ電荷量を前記第2図の場合の2倍にできるか
ら、約2倍のオン時間を得ることができる。
この実施例では、上記のようにパルス幅(パルス幅デユ
ーティ)に従って、その出力MOSFETQIのゲート
電圧■Gを変化させることができるものであるから相対
精度を高くできる。上記パルス幅変調信号により、オフ
時間を設定するものであるから、多段階のオフ時間を設
定することができるものである。
ーティ)に従って、その出力MOSFETQIのゲート
電圧■Gを変化させることができるものであるから相対
精度を高くできる。上記パルス幅変調信号により、オフ
時間を設定するものであるから、多段階のオフ時間を設
定することができるものである。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 (1)ソースフォロワ形態の出力MOS F ETのゲ
ートと実質的な回路の接地電位点との間に、PWM(パ
ルス幅変調)信号に従い間欠的に動作するMOSFET
及び抵抗とからなるゲート電荷引き抜き回踏を設けるこ
とにより、ゲート電荷の引き抜きがPWM信号により間
欠的に行われる。これにより、そのパルス幅デユーティ
に従って相対精度よく出力MOS F ETのオフ状態
への切り換え時間を可変にすることができるという効果
が得られる。
る。すなわち、 (1)ソースフォロワ形態の出力MOS F ETのゲ
ートと実質的な回路の接地電位点との間に、PWM(パ
ルス幅変調)信号に従い間欠的に動作するMOSFET
及び抵抗とからなるゲート電荷引き抜き回踏を設けるこ
とにより、ゲート電荷の引き抜きがPWM信号により間
欠的に行われる。これにより、そのパルス幅デユーティ
に従って相対精度よく出力MOS F ETのオフ状態
への切り換え時間を可変にすることができるという効果
が得られる。
(2)上記PWM信号を用いるものであるため、多段階
にわたるオフ時間の設定を簡単な回路により構成できる
という効果が得られる。
にわたるオフ時間の設定を簡単な回路により構成できる
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更が
可能である。例えば、上記パルス幅変調信号は、基準パ
ルスを形成しておいて、それをプロゲラ・プルカウンタ
回路に入力して、上記第2図や第3図のようにパルス幅
が一定で周期が異なる信号を得ることができる。構成で
は、パルス幅デユーティの最大値は第2図のように50
%となる。また、パルス幅変調信号は、三角波と制御電
圧とを電圧比較回路に入力して形成するものであっても
よい。この構成では、上記と異なり、周波数が一定でパ
ルス幅が変化するものとなり、パルス幅デユーティの最
大を100%まで設定できる。すなわち、入力信号IN
に従ってMOSFETQ2をオン状態に維持させて出力
MOSFETQIを高速にオフ状態に切り換えることが
できる。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更が
可能である。例えば、上記パルス幅変調信号は、基準パ
ルスを形成しておいて、それをプロゲラ・プルカウンタ
回路に入力して、上記第2図や第3図のようにパルス幅
が一定で周期が異なる信号を得ることができる。構成で
は、パルス幅デユーティの最大値は第2図のように50
%となる。また、パルス幅変調信号は、三角波と制御電
圧とを電圧比較回路に入力して形成するものであっても
よい。この構成では、上記と異なり、周波数が一定でパ
ルス幅が変化するものとなり、パルス幅デユーティの最
大を100%まで設定できる。すなわち、入力信号IN
に従ってMOSFETQ2をオン状態に維持させて出力
MOSFETQIを高速にオフ状態に切り換えることが
できる。
前記第1図の実施例回路は、モータやソレノイドといっ
たようなインダクタンス負荷を駆動するものの他、自動
車ヘッドランプ等の各種ランプ類を駆動する駆動回路等
のように従来のiJa械的なスイッチ素子に置き換えら
れる電子式のパワースイッチ回路にも利用できる。
たようなインダクタンス負荷を駆動するものの他、自動
車ヘッドランプ等の各種ランプ類を駆動する駆動回路等
のように従来のiJa械的なスイッチ素子に置き換えら
れる電子式のパワースイッチ回路にも利用できる。
この発明は、ソースフォロワ形態のパワー出力回路とし
て広く利用できる。
て広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を節部に説明すれば、下記の通りである
。すなわち、ソースフォロワ形態の出力MOSFETの
ゲートと実質的な回路の接地電位点との間に、PWM信
号に従い間欠的に動作するMOSFET及び抵抗とから
なるゲート電荷引き抜き回路を設けることにより、ゲー
ト電荷の引き抜きがPWM信号により間欠的に行われる
。
て得られる効果を節部に説明すれば、下記の通りである
。すなわち、ソースフォロワ形態の出力MOSFETの
ゲートと実質的な回路の接地電位点との間に、PWM信
号に従い間欠的に動作するMOSFET及び抵抗とから
なるゲート電荷引き抜き回路を設けることにより、ゲー
ト電荷の引き抜きがPWM信号により間欠的に行われる
。
これにより、そのパルス幅デユーティに従って相対精度
よく出力MOS F ETのオフ状態への切り換え時間
を可変にすることができる。
よく出力MOS F ETのオフ状態への切り換え時間
を可変にすることができる。
第1図は、この発明の一実施例を示すパワー出力回路の
回路図、 第2図は、その動作の一例を説明するための波形図、 第3図は、その動作の他の一例を説明するための波形図
、 第4図は、この発明に先立って検討されたパワー出力回
路の一例を示す回路図である。 IC・・半導体集積回路、L・・負荷(誘導性)、BS
T・・昇圧回路、IV・・インバータ回路、G・・アン
ドゲート回路、LC・・レベル変換回路 代理人弁理士 小川 勝馬 。 ゝ−1−1−6・′ 第 1 図 第 2 図 第3図 第 4 図
回路図、 第2図は、その動作の一例を説明するための波形図、 第3図は、その動作の他の一例を説明するための波形図
、 第4図は、この発明に先立って検討されたパワー出力回
路の一例を示す回路図である。 IC・・半導体集積回路、L・・負荷(誘導性)、BS
T・・昇圧回路、IV・・インバータ回路、G・・アン
ドゲート回路、LC・・レベル変換回路 代理人弁理士 小川 勝馬 。 ゝ−1−1−6・′ 第 1 図 第 2 図 第3図 第 4 図
Claims (1)
- 【特許請求の範囲】 1、ソースフォロワ形態の出力MOSFETと、上記出
力MOSFETのゲートと実質的な回路の接地電位点と
の間に設けられ、PWM信号に従い間欠的に動作するM
OSFET及び抵抗とからなるゲート電荷引き抜き回路
とを含むことを特徴とするパワー出力回路。2、上記ソ
ースフォロワ出力MOSFETのゲートには、上記引き
抜き回路と相補的に動作して上記出力MOSFETをオ
ン状態にさせるチャージアップ回路が設けられるもので
あることを特徴とする特許請求の範囲第1項記載のパワ
ー出力回路。 3、上記ゲート電荷引き抜き回路を構成するMOSFE
Tは、そのゲートにPWM信号が供給され、そのソース
にインバータ回路を通した上記PWM信号が供給される
とともに、ドレインにはダイオードが挿入されるもので
あることを特徴とする特許請求の範囲第1又は第2項記
載のパワー出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63091476A JPH01264311A (ja) | 1988-04-15 | 1988-04-15 | パワー出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63091476A JPH01264311A (ja) | 1988-04-15 | 1988-04-15 | パワー出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01264311A true JPH01264311A (ja) | 1989-10-20 |
Family
ID=14027450
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63091476A Pending JPH01264311A (ja) | 1988-04-15 | 1988-04-15 | パワー出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01264311A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04271515A (ja) * | 1991-02-26 | 1992-09-28 | Nec Corp | ソリッドステートリレー |
CN110165889A (zh) * | 2019-05-21 | 2019-08-23 | 珠海英搏尔电气股份有限公司 | 一种低压差稳压电路装置 |
-
1988
- 1988-04-15 JP JP63091476A patent/JPH01264311A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04271515A (ja) * | 1991-02-26 | 1992-09-28 | Nec Corp | ソリッドステートリレー |
CN110165889A (zh) * | 2019-05-21 | 2019-08-23 | 珠海英搏尔电气股份有限公司 | 一种低压差稳压电路装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7602229B2 (en) | High frequency control of a semiconductor switch | |
EP0649579B1 (en) | Circuit for driving a half-bridge | |
US7692474B2 (en) | Control circuit for a high-side semiconductor switch for switching a supply voltage | |
KR101334115B1 (ko) | 고전압 pmos 부트스트랩 다이오드 에뮬레이터를 갖는고전압 집적 회로 드라이버 | |
JP2639325B2 (ja) | 定電圧発生回路 | |
JP4502210B2 (ja) | スイッチング電源と半導体集積回路及び半導体集積回路装置 | |
US7688052B2 (en) | Charge pump circuit and method therefor | |
TWI641218B (zh) | 增強模式fet閘極驅動器ic | |
US7724034B2 (en) | Floating driving circuit | |
US20060132194A1 (en) | Power MOSFET driver and method therefor | |
US20020105311A1 (en) | Switching fet circuit | |
JPH10155269A (ja) | 改良したスルーレート制御を与えるプレスルーイング回路を具備するドライバ回路 | |
US7705638B2 (en) | Switching control circuit with reduced dead time | |
EP2104979A2 (en) | Power amplifier | |
US7046040B2 (en) | Bootstrap driver | |
CA2773513A1 (en) | Driving circuit, semiconductor device having driving circuit, and switching regulator and electronic equipment using driving circuit and semiconductor device | |
JP2006087089A (ja) | ダイナミック・バックゲート・バイアスと短絡保護を伴うブートストラップ・ダイオード・エミュレータ | |
CN114204785A (zh) | 驱动电路及逆变器装置 | |
JP2008066929A (ja) | 半導体装置 | |
US10775816B2 (en) | Method of forming a semiconductor device | |
US6429635B2 (en) | Drive circuit for insulated gate type FETs | |
CN113497029A (zh) | 半导体装置 | |
JPH01264311A (ja) | パワー出力回路 | |
JP4319336B2 (ja) | Mosスイッチング回路 | |
US20160072503A1 (en) | Gate drive circuit |