JPH01262670A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH01262670A JPH01262670A JP9207988A JP9207988A JPH01262670A JP H01262670 A JPH01262670 A JP H01262670A JP 9207988 A JP9207988 A JP 9207988A JP 9207988 A JP9207988 A JP 9207988A JP H01262670 A JPH01262670 A JP H01262670A
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 61
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims abstract description 14
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- 239000004065 semiconductor Substances 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタに関し、特にヘテロ接
合界面に形成される二次元電子ガス層をチャネル層に使
用する電界効果トランジスタに関する。
合界面に形成される二次元電子ガス層をチャネル層に使
用する電界効果トランジスタに関する。
Ａ Ｉ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓヘテロ接
合を主とする■−■族化合物半導体へテロ接合界面に形
成される二次元電子ガス層をチャネル層に使用する高電
子移動度トランジスタ（Ｈｉｇｂ Ｅｌｅｃｔｒｏｎ
ＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ 、以下ＨＥＭ
Ｔと呼ぶ）は、従来の電界効果トランジスタに比べ、極
めて高い電子移動度が可能なため、特に、低雑音増幅用
として実用化に至っている。
合を主とする■−■族化合物半導体へテロ接合界面に形
成される二次元電子ガス層をチャネル層に使用する高電
子移動度トランジスタ（Ｈｉｇｂ Ｅｌｅｃｔｒｏｎ
ＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ 、以下ＨＥＭ
Ｔと呼ぶ）は、従来の電界効果トランジスタに比べ、極
めて高い電子移動度が可能なため、特に、低雑音増幅用
として実用化に至っている。
第２図は従来のＨＥＭＴの一例を示す断面図である。
半絶縁性ＧａＡｓ基板１の上に、第１の非ドープＧａＡ
ｓ層２を分子線エピタキシー法（以下、ＭＢＥ法と呼ぶ
）により形成する。
ｓ層２を分子線エピタキシー法（以下、ＭＢＥ法と呼ぶ
）により形成する。
次に、第１の非ドープＧａＡｓ層２上にｎ型ＡＩＧ’ａ
Ａｓ層３をＭＢＥ法により形成する。
Ａｓ層３をＭＢＥ法により形成する。
次に、ｎ型ＡｌＧａＡｓ層３上にｎ１型ＧａＡｓ層５を
ＩＶＩ Ｂ Ｅ法により形成する。
ＩＶＩ Ｂ Ｅ法により形成する。
次に、写真蝕刻法により、ｎ１型ＧａＡｓ層５にリセス
を形成する。このリセスにより、ゲート電極形成領域以
外は、膜厚が厚くなり、チップ表面の電圧の影響を二次
元電子ガス層１０に及ぼさないという効果が得られる。
を形成する。このリセスにより、ゲート電極形成領域以
外は、膜厚が厚くなり、チップ表面の電圧の影響を二次
元電子ガス層１０に及ぼさないという効果が得られる。
次に、リセス上にゲート電極７を形成する。
次に、ｎ＋型ＧａＡｓ層５上にソース電ｗＮ８及びドレ
イン電極９を形成することによりＨＥ Ｍ Ｔを形成し
ていた。
イン電極９を形成することによりＨＥ Ｍ Ｔを形成し
ていた。
上述したＨＥＭＴにおいて、ｎ型Ａ Ｉ Ｇ ａ Ａ
ｓ層３と非ドープＧａＡｓ層２とのへテロ接合界面に二
次元電子ガス層１０が形成される。
ｓ層３と非ドープＧａＡｓ層２とのへテロ接合界面に二
次元電子ガス層１０が形成される。
この二次元電子ガス層では、電子移動度が著しく高くな
るため、これをチャネルとしたＨＥＭＴはＩｉ’ｅ来の
ＦＥＴに比べ高速化が可能となる。
るため、これをチャネルとしたＨＥＭＴはＩｉ’ｅ来の
ＦＥＴに比べ高速化が可能となる。
従来のＨＥＭＴにおいて、ゲート電極は、ｎ型Ａ Ｉ
ＧａＡ ｓ層３上又はｎ ’−型ＧａＡｓ層う上に形成
される。
ＧａＡ ｓ層３上又はｎ ’−型ＧａＡｓ層う上に形成
される。
ｎ型ＡｌＧａＡｓ層３上にゲーＩ・電極を形成した場合
、特に、マイクロ波低雑音増幅用等のゲート長０．２５
〜０，３μｍの単ゲート長のものでは、表面酸化膜の除
去等の表面処理の困難さにより、良好なショットキー特
性が得られないという欠点がある。
、特に、マイクロ波低雑音増幅用等のゲート長０．２５
〜０，３μｍの単ゲート長のものでは、表面酸化膜の除
去等の表面処理の困難さにより、良好なショットキー特
性が得られないという欠点がある。
一方、ｎ＋型ＧａＡｓはｎ型ＡｌＧａＡｓに比べて表面
酸化が少なく、従ってｎ＋型ＧａＡｓ層５上にゲート電
極を形成した場合、良好なショットキー特性が得られる
という利点があるが、ｎ“型ＧａＡｓ層５の結晶成長は
、ＭＢＥ法によりＡ Ｉ ＧａＡｓ基板１の結晶成長か
ら連続して行なうため、ＡｌＧａＡｓとＧａＡｓとの活
性ｆヒ率の違いにより、ｎ１型ＧａＡｓ層５成長初期に
は、不純物であるシリコンのドーピング濃度が設定以上
に上がってしまい、ゲートリーク電流が流れやすくなっ
てしまう欠点がある。
酸化が少なく、従ってｎ＋型ＧａＡｓ層５上にゲート電
極を形成した場合、良好なショットキー特性が得られる
という利点があるが、ｎ“型ＧａＡｓ層５の結晶成長は
、ＭＢＥ法によりＡ Ｉ ＧａＡｓ基板１の結晶成長か
ら連続して行なうため、ＡｌＧａＡｓとＧａＡｓとの活
性ｆヒ率の違いにより、ｎ１型ＧａＡｓ層５成長初期に
は、不純物であるシリコンのドーピング濃度が設定以上
に上がってしまい、ゲートリーク電流が流れやすくなっ
てしまう欠点がある。
本発明の目的は、ゲートリーク電流が流れにくくするこ
とができる電界効果トランジスタを提供することにある
６ 〔課題を解決するための手段〕 本発明の電界効果トランジスタは、半絶縁性Ｇ ａ Ａ
ｓ基板の上に設けられた非ドープＧａＡｓ層と、前記
非ドープＧａＡｓ層上に設けられたｎ型ＡｌＧａＡｓ層
と、前記ｎ型ＡｌＧａＡ３層上に設けられた第１のｎ型
ＧａＡｓ層と、前記第１のｎ型ＧａＡｓ層上に設けられ
たゲート電極、ソース電極及びドレイン電極とを含んで
構成されている電界効果トランジスタにおいて、前記ｎ
型Ａ］、ＧａＡｓ層と前記第１のｎ型ＧａＡｓ層との間
に前記第１のｎ型ＧａＡｓ層より不純物濃度の低い第２
のｎ型ＧａＡｓ層ｌを設けることにより構成される。
とができる電界効果トランジスタを提供することにある
６ 〔課題を解決するための手段〕 本発明の電界効果トランジスタは、半絶縁性Ｇ ａ Ａ
ｓ基板の上に設けられた非ドープＧａＡｓ層と、前記
非ドープＧａＡｓ層上に設けられたｎ型ＡｌＧａＡｓ層
と、前記ｎ型ＡｌＧａＡ３層上に設けられた第１のｎ型
ＧａＡｓ層と、前記第１のｎ型ＧａＡｓ層上に設けられ
たゲート電極、ソース電極及びドレイン電極とを含んで
構成されている電界効果トランジスタにおいて、前記ｎ
型Ａ］、ＧａＡｓ層と前記第１のｎ型ＧａＡｓ層との間
に前記第１のｎ型ＧａＡｓ層より不純物濃度の低い第２
のｎ型ＧａＡｓ層ｌを設けることにより構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す断面図である。
比抵抗１０９Ω・ｍ以上の半絶縁性のＧａＡｓ基板１の
上に、非ドープＧａＡｓ層２をＭＢＥ法により形成する
。
上に、非ドープＧａＡｓ層２をＭＢＥ法により形成する
。
次に、非ドープＧａＡｓ層２上にキャリア密度３Ｘ１０
１８ｃｍ−’のｎ型ＡｌＧａＡｓ層３をＭＢＥ法により
０．１６μｍの厚さに形成する。
１８ｃｍ−’のｎ型ＡｌＧａＡｓ層３をＭＢＥ法により
０．１６μｍの厚さに形成する。
次に、ｎ型Ａ Ｉ ＧａＡｓ層３上にキャリア密度５Ｘ
１０１７ｃｍ−’のｎ型ＧａＡｓ層４をＭＢＥ法により
０．０５μｍの厚さに形成する。
１０１７ｃｍ−’のｎ型ＧａＡｓ層４をＭＢＥ法により
０．０５μｍの厚さに形成する。
次に、ｎ型ＧａＡｓ層４上にキャリア密度３×ｌ Ｑ
１８ｃ、−３のｎ１型Ｇ ａ Ａ ｓ Ｍ ５をＭＢＥ
法により０．５μｍの厚さに形成する。
１８ｃ、−３のｎ１型Ｇ ａ Ａ ｓ Ｍ ５をＭＢＥ
法により０．５μｍの厚さに形成する。
次に、写真蝕刻法により、ｎ１型ＧａＡｓ層５上にリセ
スを形成する。
スを形成する。
次に、リセス上にゲート電極７を形成する。
次に、ｎ１型ＧａＡｓ層５上にソース電極８及びドレイ
ン電極９を形成することによりＨＥ Ｍ Ｔを形成する
や 本実施例において、ｎ型ＧａＡｓ層４をｎ型ＡＩ Ｇａ
Ａｓ層３とｎ＋型Ｇ ａ Ａ ｓ Ｒ５との間に形成す
ることにより、ＡｌＧａＡｓとＧａＡｓとの活性化率の
違いから成るｎ＋型Ｇ ａ Ａ ｓ Ｒ５成長初期の設
定以上のドーピング濃度上昇を防止することになり、ゲ
ートリーク電流を抑える効果を有する。
ン電極９を形成することによりＨＥ Ｍ Ｔを形成する
や 本実施例において、ｎ型ＧａＡｓ層４をｎ型ＡＩ Ｇａ
Ａｓ層３とｎ＋型Ｇ ａ Ａ ｓ Ｒ５との間に形成す
ることにより、ＡｌＧａＡｓとＧａＡｓとの活性化率の
違いから成るｎ＋型Ｇ ａ Ａ ｓ Ｒ５成長初期の設
定以上のドーピング濃度上昇を防止することになり、ゲ
ートリーク電流を抑える効果を有する。
第２図は本発明の第２の実施例を示す断面図である。
本実施例では、非ドープＧａＡｓ層１１を、ｎ型Ａ Ｉ
ＧａＡｓ層３とｎ ＋型ＧａＡｓ層５との間にＭＢＥ
法により０．０５μｍの厚さに形成する。それ以外は第
１の実施例と同じである。
ＧａＡｓ層３とｎ ＋型ＧａＡｓ層５との間にＭＢＥ
法により０．０５μｍの厚さに形成する。それ以外は第
１の実施例と同じである。
第２の実施例により、第１の実施例と同様な効果を得る
ことが可能となる。
ことが可能となる。
以上説明したように、本発明は、ｎ型Ａ］ＧａＡｓ層３
とｎ′″型ＧａＡｓ層５との間に、ｎ＋型Ｇ ａ Ａ
ｓ層５より濃度の低いｎ型ＧａＡｓ層を形成することに
より、ＡｌＧａＡｓとＧａＡｓとの活性（ヒ率の違いか
ら成るｎ＋型ＧａＡｓ層５成長初期の設定以上のドーピ
ング濃度上昇を防止し、ゲートリーク電流を抑えること
ができる効果がある。
とｎ′″型ＧａＡｓ層５との間に、ｎ＋型Ｇ ａ Ａ
ｓ層５より濃度の低いｎ型ＧａＡｓ層を形成することに
より、ＡｌＧａＡｓとＧａＡｓとの活性（ヒ率の違いか
ら成るｎ＋型ＧａＡｓ層５成長初期の設定以上のドーピ
ング濃度上昇を防止し、ゲートリーク電流を抑えること
ができる効果がある。
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図、第３図は従来の電
界効果トランジスタの例を示す断面図である。 １・・・・・・ＧａＡｓ基板、２・・・・・・非ドープ
ＧａＡｓ層、３・・・・・・１１型ＡｌＧａＡｓ層、４
・・・・・・ｎ型ＧａＡｓ層、５・・・・・・ｎ＋型Ｇ
ａＡｓ層、７・・・・・・ゲート電極、８・・・・・・
ソース電極、９・・・・・・ドレイン電極、１０・・・
・・・二次元電子ガス層、１１・・・・・・非ドープＧ
ａＡｓ層。
本発明の第２の実施例を示す断面図、第３図は従来の電
界効果トランジスタの例を示す断面図である。 １・・・・・・ＧａＡｓ基板、２・・・・・・非ドープ
ＧａＡｓ層、３・・・・・・１１型ＡｌＧａＡｓ層、４
・・・・・・ｎ型ＧａＡｓ層、５・・・・・・ｎ＋型Ｇ
ａＡｓ層、７・・・・・・ゲート電極、８・・・・・・
ソース電極、９・・・・・・ドレイン電極、１０・・・
・・・二次元電子ガス層、１１・・・・・・非ドープＧ
ａＡｓ層。
Claims (1)
- 半絶縁性ＧａＡｓ基板の上に設けられた非ドープＧａ
Ａｓ層と、前記非ドープＧａＡｓ層上に設けられたｎ型
ＡｌＧａＡｓ層と、前記ｎ型ＡｌＧａＡｓ層上に設けら
れた第１のｎ型ＧａＡｓ層と、前記第１のｎ型ＧａＡｓ
層上に設けられたゲート電極、ソース電極及びドレイン
電極とを含んで構成されている電界効果トランジスタに
おいて、前記ｎ型ＡｌＧａＡｓ層と前記第１のｎ型Ｇａ
Ａｓ層との間に前記第１のｎ型ＧａＡｓ層より不純物濃
度の低い第２のｎ型ＧａＡｓ層を設けたことを特徴とす
る電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207988A JPH084141B2 (ja) | 1988-04-13 | 1988-04-13 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207988A JPH084141B2 (ja) | 1988-04-13 | 1988-04-13 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01262670A true JPH01262670A (ja) | 1989-10-19 |
| JPH084141B2 JPH084141B2 (ja) | 1996-01-17 |
Family
ID=14044442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9207988A Expired - Lifetime JPH084141B2 (ja) | 1988-04-13 | 1988-04-13 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084141B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242765B1 (en) | 1991-05-21 | 2001-06-05 | Nec Corporation | Field effect transistor and its manufacturing method |
-
1988
- 1988-04-13 JP JP9207988A patent/JPH084141B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242765B1 (en) | 1991-05-21 | 2001-06-05 | Nec Corporation | Field effect transistor and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH084141B2 (ja) | 1996-01-17 |
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