JPH01262670A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH01262670A JPH01262670A JP9207988A JP9207988A JPH01262670A JP H01262670 A JPH01262670 A JP H01262670A JP 9207988 A JP9207988 A JP 9207988A JP 9207988 A JP9207988 A JP 9207988A JP H01262670 A JPH01262670 A JP H01262670A
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- Japan
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 61
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims abstract description 14
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- 238000000034 method Methods 0.000 abstract description 10
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタに関し、特にヘテロ接
合界面に形成される二次元電子ガス層をチャネル層に使
用する電界効果トランジスタに関する。
合界面に形成される二次元電子ガス層をチャネル層に使
用する電界効果トランジスタに関する。
A I G a A s / G a A sヘテロ接
合を主とする■−■族化合物半導体へテロ接合界面に形
成される二次元電子ガス層をチャネル層に使用する高電
子移動度トランジスタ(Higb Electron
MobilityTransistor 、以下HEM
Tと呼ぶ)は、従来の電界効果トランジスタに比べ、極
めて高い電子移動度が可能なため、特に、低雑音増幅用
として実用化に至っている。
合を主とする■−■族化合物半導体へテロ接合界面に形
成される二次元電子ガス層をチャネル層に使用する高電
子移動度トランジスタ(Higb Electron
MobilityTransistor 、以下HEM
Tと呼ぶ)は、従来の電界効果トランジスタに比べ、極
めて高い電子移動度が可能なため、特に、低雑音増幅用
として実用化に至っている。
第2図は従来のHEMTの一例を示す断面図である。
半絶縁性GaAs基板1の上に、第1の非ドープGaA
s層2を分子線エピタキシー法(以下、MBE法と呼ぶ
)により形成する。
s層2を分子線エピタキシー法(以下、MBE法と呼ぶ
)により形成する。
次に、第1の非ドープGaAs層2上にn型AIG’a
As層3をMBE法により形成する。
As層3をMBE法により形成する。
次に、n型AlGaAs層3上にn1型GaAs層5を
IVI B E法により形成する。
IVI B E法により形成する。
次に、写真蝕刻法により、n1型GaAs層5にリセス
を形成する。このリセスにより、ゲート電極形成領域以
外は、膜厚が厚くなり、チップ表面の電圧の影響を二次
元電子ガス層10に及ぼさないという効果が得られる。
を形成する。このリセスにより、ゲート電極形成領域以
外は、膜厚が厚くなり、チップ表面の電圧の影響を二次
元電子ガス層10に及ぼさないという効果が得られる。
次に、リセス上にゲート電極7を形成する。
次に、n+型GaAs層5上にソース電wN8及びドレ
イン電極9を形成することによりHE M Tを形成し
ていた。
イン電極9を形成することによりHE M Tを形成し
ていた。
上述したHEMTにおいて、n型A I G a A
s層3と非ドープGaAs層2とのへテロ接合界面に二
次元電子ガス層10が形成される。
s層3と非ドープGaAs層2とのへテロ接合界面に二
次元電子ガス層10が形成される。
この二次元電子ガス層では、電子移動度が著しく高くな
るため、これをチャネルとしたHEMTはIi’e来の
FETに比べ高速化が可能となる。
るため、これをチャネルとしたHEMTはIi’e来の
FETに比べ高速化が可能となる。
従来のHEMTにおいて、ゲート電極は、n型A I
GaA s層3上又はn ’−型GaAs層う上に形成
される。
GaA s層3上又はn ’−型GaAs層う上に形成
される。
n型AlGaAs層3上にゲーI・電極を形成した場合
、特に、マイクロ波低雑音増幅用等のゲート長0.25
〜0,3μmの単ゲート長のものでは、表面酸化膜の除
去等の表面処理の困難さにより、良好なショットキー特
性が得られないという欠点がある。
、特に、マイクロ波低雑音増幅用等のゲート長0.25
〜0,3μmの単ゲート長のものでは、表面酸化膜の除
去等の表面処理の困難さにより、良好なショットキー特
性が得られないという欠点がある。
一方、n+型GaAsはn型AlGaAsに比べて表面
酸化が少なく、従ってn+型GaAs層5上にゲート電
極を形成した場合、良好なショットキー特性が得られる
という利点があるが、n“型GaAs層5の結晶成長は
、MBE法によりA I GaAs基板1の結晶成長か
ら連続して行なうため、AlGaAsとGaAsとの活
性fヒ率の違いにより、n1型GaAs層5成長初期に
は、不純物であるシリコンのドーピング濃度が設定以上
に上がってしまい、ゲートリーク電流が流れやすくなっ
てしまう欠点がある。
酸化が少なく、従ってn+型GaAs層5上にゲート電
極を形成した場合、良好なショットキー特性が得られる
という利点があるが、n“型GaAs層5の結晶成長は
、MBE法によりA I GaAs基板1の結晶成長か
ら連続して行なうため、AlGaAsとGaAsとの活
性fヒ率の違いにより、n1型GaAs層5成長初期に
は、不純物であるシリコンのドーピング濃度が設定以上
に上がってしまい、ゲートリーク電流が流れやすくなっ
てしまう欠点がある。
本発明の目的は、ゲートリーク電流が流れにくくするこ
とができる電界効果トランジスタを提供することにある
6 〔課題を解決するための手段〕 本発明の電界効果トランジスタは、半絶縁性G a A
s基板の上に設けられた非ドープGaAs層と、前記
非ドープGaAs層上に設けられたn型AlGaAs層
と、前記n型AlGaA3層上に設けられた第1のn型
GaAs層と、前記第1のn型GaAs層上に設けられ
たゲート電極、ソース電極及びドレイン電極とを含んで
構成されている電界効果トランジスタにおいて、前記n
型A]、GaAs層と前記第1のn型GaAs層との間
に前記第1のn型GaAs層より不純物濃度の低い第2
のn型GaAs層lを設けることにより構成される。
とができる電界効果トランジスタを提供することにある
6 〔課題を解決するための手段〕 本発明の電界効果トランジスタは、半絶縁性G a A
s基板の上に設けられた非ドープGaAs層と、前記
非ドープGaAs層上に設けられたn型AlGaAs層
と、前記n型AlGaA3層上に設けられた第1のn型
GaAs層と、前記第1のn型GaAs層上に設けられ
たゲート電極、ソース電極及びドレイン電極とを含んで
構成されている電界効果トランジスタにおいて、前記n
型A]、GaAs層と前記第1のn型GaAs層との間
に前記第1のn型GaAs層より不純物濃度の低い第2
のn型GaAs層lを設けることにより構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第1の実施例を示す断面図である。
比抵抗109Ω・m以上の半絶縁性のGaAs基板1の
上に、非ドープGaAs層2をMBE法により形成する
。
上に、非ドープGaAs層2をMBE法により形成する
。
次に、非ドープGaAs層2上にキャリア密度3X10
18cm−’のn型AlGaAs層3をMBE法により
0.16μmの厚さに形成する。
18cm−’のn型AlGaAs層3をMBE法により
0.16μmの厚さに形成する。
次に、n型A I GaAs層3上にキャリア密度5X
1017cm−’のn型GaAs層4をMBE法により
0.05μmの厚さに形成する。
1017cm−’のn型GaAs層4をMBE法により
0.05μmの厚さに形成する。
次に、n型GaAs層4上にキャリア密度3×l Q
18c、−3のn1型G a A s M 5をMBE
法により0.5μmの厚さに形成する。
18c、−3のn1型G a A s M 5をMBE
法により0.5μmの厚さに形成する。
次に、写真蝕刻法により、n1型GaAs層5上にリセ
スを形成する。
スを形成する。
次に、リセス上にゲート電極7を形成する。
次に、n1型GaAs層5上にソース電極8及びドレイ
ン電極9を形成することによりHE M Tを形成する
や 本実施例において、n型GaAs層4をn型AI Ga
As層3とn+型G a A s R5との間に形成す
ることにより、AlGaAsとGaAsとの活性化率の
違いから成るn+型G a A s R5成長初期の設
定以上のドーピング濃度上昇を防止することになり、ゲ
ートリーク電流を抑える効果を有する。
ン電極9を形成することによりHE M Tを形成する
や 本実施例において、n型GaAs層4をn型AI Ga
As層3とn+型G a A s R5との間に形成す
ることにより、AlGaAsとGaAsとの活性化率の
違いから成るn+型G a A s R5成長初期の設
定以上のドーピング濃度上昇を防止することになり、ゲ
ートリーク電流を抑える効果を有する。
第2図は本発明の第2の実施例を示す断面図である。
本実施例では、非ドープGaAs層11を、n型A I
GaAs層3とn +型GaAs層5との間にMBE
法により0.05μmの厚さに形成する。それ以外は第
1の実施例と同じである。
GaAs層3とn +型GaAs層5との間にMBE
法により0.05μmの厚さに形成する。それ以外は第
1の実施例と同じである。
第2の実施例により、第1の実施例と同様な効果を得る
ことが可能となる。
ことが可能となる。
以上説明したように、本発明は、n型A]GaAs層3
とn′″型GaAs層5との間に、n+型G a A
s層5より濃度の低いn型GaAs層を形成することに
より、AlGaAsとGaAsとの活性(ヒ率の違いか
ら成るn+型GaAs層5成長初期の設定以上のドーピ
ング濃度上昇を防止し、ゲートリーク電流を抑えること
ができる効果がある。
とn′″型GaAs層5との間に、n+型G a A
s層5より濃度の低いn型GaAs層を形成することに
より、AlGaAsとGaAsとの活性(ヒ率の違いか
ら成るn+型GaAs層5成長初期の設定以上のドーピ
ング濃度上昇を防止し、ゲートリーク電流を抑えること
ができる効果がある。
第1図は本発明の第1の実施例を示す断面図、第2図は
本発明の第2の実施例を示す断面図、第3図は従来の電
界効果トランジスタの例を示す断面図である。 1・・・・・・GaAs基板、2・・・・・・非ドープ
GaAs層、3・・・・・・11型AlGaAs層、4
・・・・・・n型GaAs層、5・・・・・・n+型G
aAs層、7・・・・・・ゲート電極、8・・・・・・
ソース電極、9・・・・・・ドレイン電極、10・・・
・・・二次元電子ガス層、11・・・・・・非ドープG
aAs層。
本発明の第2の実施例を示す断面図、第3図は従来の電
界効果トランジスタの例を示す断面図である。 1・・・・・・GaAs基板、2・・・・・・非ドープ
GaAs層、3・・・・・・11型AlGaAs層、4
・・・・・・n型GaAs層、5・・・・・・n+型G
aAs層、7・・・・・・ゲート電極、8・・・・・・
ソース電極、9・・・・・・ドレイン電極、10・・・
・・・二次元電子ガス層、11・・・・・・非ドープG
aAs層。
Claims (1)
- 半絶縁性GaAs基板の上に設けられた非ドープGa
As層と、前記非ドープGaAs層上に設けられたn型
AlGaAs層と、前記n型AlGaAs層上に設けら
れた第1のn型GaAs層と、前記第1のn型GaAs
層上に設けられたゲート電極、ソース電極及びドレイン
電極とを含んで構成されている電界効果トランジスタに
おいて、前記n型AlGaAs層と前記第1のn型Ga
As層との間に前記第1のn型GaAs層より不純物濃
度の低い第2のn型GaAs層を設けたことを特徴とす
る電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9207988A JPH084141B2 (ja) | 1988-04-13 | 1988-04-13 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9207988A JPH084141B2 (ja) | 1988-04-13 | 1988-04-13 | 電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01262670A true JPH01262670A (ja) | 1989-10-19 |
JPH084141B2 JPH084141B2 (ja) | 1996-01-17 |
Family
ID=14044442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9207988A Expired - Lifetime JPH084141B2 (ja) | 1988-04-13 | 1988-04-13 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH084141B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6242765B1 (en) | 1991-05-21 | 2001-06-05 | Nec Corporation | Field effect transistor and its manufacturing method |
-
1988
- 1988-04-13 JP JP9207988A patent/JPH084141B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6242765B1 (en) | 1991-05-21 | 2001-06-05 | Nec Corporation | Field effect transistor and its manufacturing method |
Also Published As
Publication number | Publication date |
---|---|
JPH084141B2 (ja) | 1996-01-17 |
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