JPH01258457A

JPH01258457A - 半導体集積回路の実装構造およびその製造方法

Info

Publication number: JPH01258457A
Application number: JP63086522A
Authority: JP
Inventors: Teruo Kusaka; 日下　輝雄; Toshiyuki Ota; 敏行太田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-04-08
Filing date: 1988-04-08
Publication date: 1989-10-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路の実装及びその製造方法に関
し、特に、高スピードな半導体集積回路システムに有用
な、実装構造およびその製造方法に係わる。

〔従来の技術〕

従来、この種の実装技術としては、ＡＴ＆Ｔベル研から
報告されている。シリコン実装基板の主表面にポリイミ
ドとＣｕ薄膜による多層配線にソルダーバンプを用いて
チップを接続する技術が知られている。その場合のシリ
コン実装基板から外部への引き出しは、シリコン実装基
板の周辺部から、Ａｎワイヤポンディングを用いている
（８７Ｉｓｓｃｃ　Ｄｉｇ　Ｔｅｃｈｎｉｃｃｌ　Ｐａ
ｐｅｒｓ、ＰＰ、２２４〜２２５゜Ｈ，Ｊ、　Ｌｅｖｉ
ｎｓｔｅｉｎ　　ｅｔ　　ａｌ、　”Ｍｕｌｉｔｉ　−
ｃｈｉｐＰａｃｋａｇｉｎｇ　Ｔｅｃｈｎｏｌｏｇｙ　
ｆｏｒ　ＶＬＳ　Ｉ−ＢａｓｅｄＳｙｓｔｅｍ”）ａ〔発明が解決しようとする課題〕上述した従来の実装技術は、シリコン実装基板の配線か
ら外部へ引き出すにあたって、シリコン実装基板の周辺
部のみしか接続を設けていないので、下記のような欠点
がある。

（１）シリコン実装基板の配線は、材料として、導電率
の高いＣｕを使用しているとは云え、薄膜でありその膜
厚は２μｍ程度であるため、配線幅を１０μｍと広くし
ても周辺部までの配線の引き回しの抵抗分が大きく、ハ
イスピード用途等の給電には、不都合である。

（２）また、全ての接続をシリコン実装基板の周辺部に
設けるために、給電用配線と信号用配線とを並行して、
配置することが避けられずデルタワンノイズ等配線間の
寄生現象を発生し易い。

さらに、この種のトラブルは、ハイスピードになればな
る程、顕著であり、その克服が今後増々重要な技術的課
題となってくる動向にある。

〔課題が解決するための手段〕

本発明による実装構造は、シリコン実装基板の主表面側
と、裏面側とに貫通する低抵抗な配線を有しており、シ
リコン実装基板から外部への引き出しは、主表面側の周
辺部からのみならず、上述の貫通する低抵抗配線を介し
て、裏面側からも取り出される構造になっている。本発
明による実装構造の１つの有用な実施例として、入出力
信号用端子として、シリコン実装基板の周辺部の接続端
子を使用し、給電用端子として、裏面側に設けた接続端
子を使用することがある。それによれば、信号配線は主
表面に平行であり、一方、給電配線は、主表面に対して
垂直であることから、両系統間の干渉は著しく低減され
、配線相互間の寄生現象によるトラブルが大幅に改善さ
れる。

本発明は、シリコン実装基板の主表面側−裏面側間を貫
通する配線を有しており、その貫通配線を利用して、配
線の一部をシリコン実装基板の裏面側へ取り出して、裏
面側で配線間を接続することが可能である。さらに、裏
面側の配線に、外部接続用の端子を設けることが可能で
ある。

〔実施例〕

以下、実施例に基づき、本発明について説明する。

第１図は本発明の一実施例による実装構造を示す断面図
、第２図（ａ）〜（ｇ）は、その製造方法を示す断面図
である。

第１図は次の諸点を示している。厚さ２００〜４００μ
ｍのシリコン実装基板１の主表面に厚さ１〜５μｍの層
間絶縁膜１１と、厚さ０．５〜３μｍの導体もしくは、
超電導体による配線１０ａとにより単層もしくは多層の
実装配線を構成しており、その実装配線には、半導体集
積回路チップ１３に複数個形成されたバンブ１２が接続
され、チップ内回路間もしくはチップ間回路を電気的に
接続している。主表面側の配線１０ａは、シリコン実装
基板１を主表面から裏面へ貫通する、本発明による製造
方法で形成された埋込メタル９により一部を裏面へ引き
回わされている。裏面側には埋込メタル９を相互に接続
する裏面側の配線１０ｂが設けられている。

第２図は、第１図の実装構造を製造する製造方法を示し
たもので次の通りである。

先ず第２図（ａ）に示した断面図は、（１１０）面を主
表面とする厚さ２００〜４００μｍのシリコン単結晶品
をシリコン実装基板１とし、その主表面および裏面にマ
スク材２を形成し、主表面のマスク材２にパターンを形
成したことを示している。

具体的にはマスク材２として、熱酸化法により形成した
厚さ０．５〜２μｍの５ｉｎ２膜を使用した。

主表面側のパターンは、フォトリソグラフィー法を使用
して（裏面側は、保護しておく）形成したがそのパター
ンは、１辺が１０μｍ〜１００μｍの正方形もしくは長
方形で、方向を結晶軸を考慮して形成している。

第２図（ｂ）は、ＫＯＨ液、もしくはヒドラジン液等を
エツチング液として、異方性エツチングにより、シリコ
ン実装基板１に貫通する穴３を形成したものである。貫
通する穴３はマスク材２に形成されたパターンに応じて
形状が正方形もしくは、長方形なものとなっている。そ
の辺と（長方形の場合は短かい辺）穴の深さの比は、エ
ツチング液の組成、温度、マスク材を最適化しておけば
容易に１：２０程度以上を実現することができる。

従って、シリコン実装基板１が厚さ４００μｍであって
も、貫通する穴３０１辺の大きさは２０μｍ以上あれば
加工が可能である。また、貫通する穴３は、異方性エツ
チング特有な、主表面に垂直な穴となる。実施例におい
ては形成する穴の個数は１０００〜３０００個である。

第２図（ｃ）は、前記のマスク材２を除去した後、シリ
コン実装、基板１に新らたに絶縁膜４を形成した状態を
示す。絶縁膜４は、具体的には熱酸化法による厚さ１〜
２μｍの５ｉＯｚ膜であり、貫通する穴３の側面にも形
成されている。貫通する穴３の側面に形成された絶縁膜
４は、後に、貫通する穴３に埋込メタル９が、形成され
たときに、埋込メタル９と、シリコン実装基板１とを絶
縁分離するために設ける。

第２図（ｄ）は次に、主表面側にメッキ用電極５が、接
着された状態を示す。メッキ用電極５の反対側にはメッ
キ電流が流れないように絶縁保護膜６が形成されている
。実施例の場合、具体的にはメッキ用電極５として厚さ
１〜５ｍｍの銅電極を使用し、絶縁保護膜６にはテフロ
ンコート膜を使用した。メッキ用電極５のサイズは、シ
リコン実装基板１よりやや大きいものを使用し本実施例
においては、シリコン実装基板１への接着は、エレクト
ロンワックスを使用して行った。接着方法は、実施例へ
の方法に限らず、例えば、治工具を使用して、機械にチ
ャッキングして、接着してもよいし、シリコン実装基板
１の主表面に形成した薄膜との化学反応を利用して、接
着してもよい。

メッキ用電極５の貫通する穴に接触する表面には、導電
性薄膜７．および導電性薄膜８が形成されている。本実
施例の場合は、導電性薄膜７として、厚さ１０００人程
度０Ｃｒ蒸着膜、導電性薄膜８としては５［）０〜１０
００人のＮｉ蒸着膜を使用した。導電性薄膜７および導
電性薄膜８の主たる役割は後述するように貫通する穴３
に、埋込メタル９をメッキ法で形成した後、メッキ用電
極５を取りはずすときに、容易にはがれるように、接着
力の弱い界面を形成することである。その目的に適なう
ものであれば本実施例のものにこだわる必要がないのは
勿論である。例えば、Ｓｎとｐｂのようなソルダー層を
形成しておき、温度を上げることで、軟化させ、はがす
ことでもよい。

また、二つの膜の間にメタルのオキサイドを形成すれば
両方の膜がハガレ易いことが知られているが、その性質
を積極的に使用することでもよい。

第２図（ｅ）は、メッキ法により、貫通する穴３（図中
記載なし）に埋込メタル９を形成した状態を示す。本実
施例では、銅メッキ法により、埋込メタル９を形成した
。埋込メタル９は、本実施例のように銅に限る必要はな
く、金、あるいはニッケル等単層メタルでもよいし、ま
た、それらを組み合わせた多層メタルでもよい。

第２図（ｆ）は、メッキ用電極５を取りはずした後、主
表面側、および、裏面側を平担に仕上げた状態を示す。

実施例の場合は、ポリッシング法により、平担化加工を
実施した。この場合も平担化加工としては、実施例に限
る必要はなく、エッチバック法等、他の方法であっても
よい。なお、平担化加工において、もし主表面側あるい
は、裏面側の絶縁膜４が損なわれるならば、新らたにブ
ラズマＣＶＤ、光ＣＶＤ法等により低温度で絶縁膜４を
形成し直すか、もしくは、ポリイミド等絶縁性樹脂膜を
形成することでもよい。

第２図（ｇ）は、シリコン実装基板１の主表面側および
裏面側に、実装用の配線１０ａおよび配線１０ｂを形成
した後、フェイズダウンポンディング法により、バンプ
１２を使って、半導体集積回路チップ１３を接続し、完
成した状態を示す。本実施例の場合は、実装用の配線１
０ａおよび１０ｂには、厚さ１〜３μｍ１幅５〜３０μ
ｍの銅配線をまた層間絶縁膜１１としては、ポリイミド
膜を使用した３層配線（主表面）を使用したが、実装用
の配線として目的に適なうものであれば、前記の実施例
のケースに限られるものではない。すなわち、導体とし
ては、アルミニウム配線でもよいし、層間絶縁膜もＣＶ
Ｄ法により形成した絶縁膜、あるいはその他のプラスチ
ック樹脂薄膜であってもよい。また、配線には、低温下
で抵抗分が著しく減少する性質を利用して超電導材を使
用することも可能である。

本実施例の場合、半導体集積回路チップ１３として１５
ｍｍＸ　１５ｍｍのサイズの超ＬＳＩチップを、またバ
ンプ１２としては５ｎ−Ｐｂ系のソルダーバンプを使用
した。バンプ１２のサイズは約１００μｍφで個数は、
５００〜１０００個である。これらの点についても、目
的に適うものであれば本実施例に限られるものでないこ
とは発明の主旨からして明らかである。

第３図は、本発明による実装構造の他の実施例を示す断
面図、第４図（ａ）〜（奢）は、その製造方法を示す断
面図である。第５図は本発明による実装製造につき、説
明するための断面である。

第３図の断面図は、次の諸点を示している。すなわち、
第１図と同じくシリコン実装基板ｌの主表面側には、導
体もしくは、超電導体よりなる配線１０ａと層間絶縁膜
１１よりなる多層配線層が形成され、それにバンプ１２
により、半導体集積回路チップ１３が接続され、チップ
内回路間およびチップ間回路が電気的に接続されている
。シリコン実装基板１を主表面から裏面へ貫通する埋込
メタル９により配線１０ａの１部は、裏面側へ接続され
ている。裏面側の配線１０ｂに電気的接続する接続用バ
ンプ１４が設けられ、外部へ引き出されるようになって
いる。さらに、シリコン実装基板１の周辺部にも配線１
０ａに電気的接続する周辺部接続端子１７が設けられて
、そこからも外部へ引き出されるようになっている。

第３図の実装構造における１つの極めて有用な使用方法
がある。それは、半導体集積回路チップ１３への給電を
シリコン実装基板１の裏面側の接続用バンプ１４から行
ない、信号の入出力を主表面の周辺部接続端子１７で行
なうことである。ハイスピード用途においては、冷却面
を別にすれば、給電能力でスピードの性能が決定される
と云ってもよい。

従来技術のように、シリコン実装基板１の周辺部から給
電することと比較して、本発明による実装構造での給電
は、次の点に関して有利である。先ず給電導体の断面積
が代表的には、たて５０μｍ×よこ５０μｍあり、通常
の代表的な厚さ２μｍ。

幅２０μｍに比べて約５０倍大きく、かつ給電導体の長
さが全てほぼシリコン実装基板１の厚さに等しく、均一
で代表的には０．３ｆｉ程度であるのに対し、周辺部か
ら給電するのであれば、給電導体の長さはまちまちであ
り、最長は、はぼシリコン実装基板ｌの周辺から中央ま
での距離であり、代表的には３０ｍｍ程度である。導体
の導電率は使用する材料、製造方法によりさまざまであ
るが、配線１０ａと埋込メタル９との導電率には大差が
ないものと考えられる。この比較から明らかなどとく、
埋込メタル９は著しく低抵抗であり、給電用途には極め
て有用である。また、本発明による実装構造の利用とし
て入出力信号を給電系と分離して主表面の周辺部接続端
子１７から行なうことがある。この方法によれば、給電
端子とは距離が離れており、ハイスピード領域でとかく
問題を引き起こす、給電系からの配線間ノイズの影唇を
低減することができる。

第３図の実装構造は、第４図（ａ）〜（ｉｇ）に示した
製造方法により、製造される。先ず、第４図（ａ）〜（
ｃ）は、第２図（ａ）〜（ｅ）で説明したのと同じであ
る。第４図（ｆ）は、第２図の場合と異なり、メッキ用
電極５を接着したまま、裏面側を平担化加工した状態を
示す。本実施例においては、ポリッシング法により平担
化加工を行ったが目的に適なうものであれば、本実施例
の場合に限られるものではなく、エッチバック法等他の
方法も可能に接続用バンプー４を形成した状態を示す、
ここでのメッキは、埋込メタル９と同じメタルで行っで
もよいし、異ってもよい。また、接続用バンプ１４の全
体が同一のメタルで形成する必要はなく、例えば途中ま
で銅メッキで盛り上げ、仕上げのところ金メッキで盛り
上げる等の多層メタル構造にしてもよい。本実施例にお
いては、追加のメッキとしては金メッキを実施し、接続
用バンプー４として高さ５〜１５μｍの金バンプを形成
した。

第４図（ｆ）は、主表面側に接着したメッキ用電極５を
取りはずし、主表面側を平担化した後、導体あるいは、
超電導体による配線１０ａと層間絶縁膜１１とによる多
層配線を形成し、そこに、第２図の場合と同じように、
半導体集積回路チップ１３をフェイスダウンポンディン
グ法により、バンプ１２でシリコン実装基板ｌに接続し
、そのシリコン実装基板１は前記の裏面の接続用バンプ
１４により、基板１６に印刷法等により形成されたメタ
ル１５に接続して完成したことを示している。ここで、
裏面の接続用バンプ１４を外部に接続する上述の方法は
１つの例として記載したものメッキ用電極５を取りはず
して、主表面を平担化した後の状態を示したものである
。埋込メタル９は、第５図に示したように多数個、代表
的には格子点状に設けられている。

〔発明の効果〕

以上、説明したように本発明はマルチチップモジュール
用途に有用なシリコン実装基板に主表面側と裏面側とを
貫通する配線を設けることにより、シリコン実装基板の
裏面側へも外部への取り出し　・接続が可能である。こ
のために多数個の外部取り出し接続が可能である。シリ
コン実装基板の上述の貫通配線は例えば、実施例のよう
に形成するこのにより、従来の主表面側に並行な配線に
比較して、断面積比で約５０倍に増加し、配線長比で約
１００分の１に低減される。導電率が最悪でおよそ５０
％までダウンするが配線の抵抗分としては、その場合で
も従来比約２５００分の１に低減される。シリコン実装
基板の主表面側に接続されている半導体集積回路のチッ
プに、この低抵抗で均一な抵抗を有する貫通配線を利用
して給電することは極めて有用である。

また、入出力信号は従来と同じく主表面側の周辺部から
伝送するようにできるが、従来技術の場合と相異して、
貫通配線を利用することにより給電用配線がシリコン実
装基板の周辺部まで引き回わされないようにできるので
、雑音レベルが低く、良好な伝送が可能である。

【図面の簡単な説明】

第１図は本発明による実装構造の一実施例を示す断面図
、第２図（ａ）〜（ｇ）は本発明による製造方法の一実
施例な示す断面図、第３図は本発明の実装構造の他の実
施例を示す断面図、第４図れ（ａ）〜（＃、）は本発明の製造方法の他の実施例を示
す断面図、第５図は、本発明について、説明するための
断面図である。１・・・・・・シリコン実装基板、２・・・・・・マス
ク膜、３・・・・・・貫通する穴、４・・・・・・絶縁
膜、５・・・・・・メッキ用電極、６・・・・・・絶縁
保護膜、７・・・・・・導電性薄膜、８・・・・・・導
電性薄膜、９・・・・・・埋込メタル、１０・・・・・
・配線（導体あるいは超電導体）（１０ａ・・・・・・
主表面側、１０ｂ・・・・・・裏面側）、１１・・・・
・・層間絶縁膜、１２・・・・・・バンプ、１３・・・
・・・半導体集積回路チップ、１４・・・・・・接続用
バンプ（裏面側）、１５・・・・・・メタル、１６・・
・・・・基板、１７・・・・・・周辺部接続端子。代理人　弁理士　　内　原　　　晋ト＄　２　閏＄　２　間第　４　凹Ｍ４図、泉　４　図

Claims

【特許請求の範囲】

（１）半導体集積回路のチップに複数個のバンプを形成
し、フェイスダウン法によりシリコン実装基板上に導体
あるいは超電導体で形成された配線へ接続する実装構造
において、前記シリコン実装基板側の配線の１部を前記
シリコン実装基板を貫通して前記基板の裏側まで形成し
ていることを特徴とする半導体集積回路の実装構造
（２）シリコン実装基板の裏面側に接続端子を設け、そ
れを給電用端子として使用し、かつ、シリコン実装基板
の主表面側の周辺部に配線で引き出した外部接続端子を
設け、それを入出力信号用端子として、使用することを
特徴とする請求項１記載の半導体集積回路の実装構造
（３）前記シリコン実装基板の裏面側に貫通した配線の
貫通部分に、外部接続用バンプを形成したことを特徴と
する請求項２記載の半導体集積回路の実装構造
（４）シリコン実装基板材料として、（１１０）面を主
表面とするシリコン単結晶を使用して異方性エッチング
法により基板に貫通する穴を形成する工程と、前記シリ
コン単結晶を熱酸化法等により、絶縁膜で被覆する工程
、および貫通穴を金属で埋める工程とを有することを特
徴とする請求項１記載の半導体集積回路の実装構造の製
造方法
（５）前記シリコン実装基板の主表面側に、該主表面側
以外を絶縁保護したメッキ用電極を接着する工程と、メ
ッキ法により前記貫通穴を金属で埋め込む工程、および
、さらに、シリコン実装基板の裏面側にメッキを追加し
て、バンプを形成する工程とを有することを特徴とする
請求項２記載の半導体集積回路の実装構造の製造方法