JPH01256837A - Clock extraction circuit - Google Patents

Abstract

PURPOSE:To drive a comparator by a single power supply and to simultaneously eliminate the need for any level conversion circuit by superimposing a reference voltage onto a signal to be compared given to a positive terminal of the comparator, shifting a zero level point upward and inputting the reference voltage as it is to a negative terminal. CONSTITUTION:A clock component is extracted from a PCM data given to an input terminal 1 by a resonance circuit 10 for which constant of a capacitor 2 and a coil 3 is determined so as to be resonated in the clock frequency in advance. The clock component passes through a capacitor 4 and is supplied to the positive terminal of the comparator 12 and connected to ground via a capacitor 7 giving a sufficiently lower impedance with the clock component and a resistor 5. Thus, the clock component extracted from the PCM data is not supplied to the negative terminal of the comparator 12. Moreover, the reference voltage from a reference voltage generating circuit 20 is supplied to the inverting input of the comparator 12 via a resistor 6 and to the positive input via a resistor 5. Then the resistors 5, 6 are adjusted properly to apply an equal reference voltage to both the positive and negative terminal of the comparator 12. As a result, the clock component superimposed with the reference voltage is given to the positive terminal of the comparator 12 and only the reference voltage is inputted to the negative terminal.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰＣＭ通信装置などに使用されるクロック抽出
回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a clock extraction circuit used in a PCM communication device or the like.

〔従来の技術〕[Conventional technology]

従来、この種の回路には、第４図に示すような回路が用
いられていた。この回路はデータ入力端子１と、コンデ
ンサ２およびコイル３からなる共振回路１０と、この共
振回路１０に並列に接続され共振回路１０のＱ値を決定
する抵抗５と、（＋）端子を共振回路１０に、（−）端
子を接地された比較器１２と、出力端子１３とから構成
されている。Conventionally, a circuit as shown in FIG. 4 has been used as this type of circuit. This circuit consists of a data input terminal 1, a resonant circuit 10 consisting of a capacitor 2 and a coil 3, a resistor 5 connected in parallel to this resonant circuit 10 and determining the Q value of the resonant circuit 10, and a (+) terminal connected to the resonant circuit. 10, a comparator 12 whose (-) terminal is grounded, and an output terminal 13.

第４図において、データ入力端子１から与えられたＰＣ
Ｍデータは、共振回路１０でクロック成分が抽出される
。このクロック成分は比較器１２つ（＋）端子に入力さ
れ、（−）端子のレベルと比較される。この比較器１２
では、（＋）端子に入力された信号レベルを（−）端子
に入力された信号レベルと比較し、大きい場合はＶｃｃ
レベルの信号を、小さい場合はＶｓｓレベルの信号を出
力する。その結果、出力端子１３からは、矩形波に整形
されたクロック信号が出力される。このような従来回路
において、比較器１２の（−）端子は接地されており、
グランドレベルを基準に（＋）端子に入力された信号レ
ベルの大小を比較していた。In FIG. 4, the PC input from data input terminal 1
The clock component of the M data is extracted by the resonant circuit 10. This clock component is input to the (+) terminal of 12 comparators and compared with the level of the (-) terminal. This comparator 12
Now, compare the signal level input to the (+) terminal with the signal level input to the (-) terminal, and if it is larger, the Vcc
If the level signal is small, a Vss level signal is output. As a result, the output terminal 13 outputs a clock signal shaped into a rectangular wave. In such a conventional circuit, the (-) terminal of the comparator 12 is grounded,
The signal level input to the (+) terminal was compared with respect to the ground level.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来のクロック抽出回路においては、比較器の
（−）端子を接地し、グランドレベルを基準に比較を行
っていた。一般に比較器は、その電源電圧Ｖｃｃおよび
Ｖｓｓの範囲外の入力信号が与えられると素子破壊が生
じる。そのため、比較の基準レベルをグランドレベルと
した場合、電源電圧のうち下位レベルのＶｓｓは負極性
にする必要があり、多電源化するという問題があった。In the conventional clock extraction circuit described above, the (-) terminal of the comparator is grounded, and the comparison is performed using the ground level as a reference. Generally, when a comparator is given an input signal outside the range of its power supply voltages Vcc and Vss, the element is destroyed. Therefore, when the reference level for comparison is set to the ground level, Vss, which is a lower level of the power supply voltage, needs to have a negative polarity, resulting in the problem of multiple power supplies.

さらに、電源電圧Ｖｓｓが負極性のため、出力信号を論
理回路などに使用するにはレベル変換回路が必要であっ
た。Furthermore, since the power supply voltage Vss has negative polarity, a level conversion circuit is required to use the output signal in a logic circuit or the like.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の目的は、上述した欠点を解決したクロック抽出
回路を提供することにある。このため本発明では比較器
で使用する基準電圧に直流電圧を用い、さらに比較対象
として共振回路で抽出したクロック成分に基準電圧と同
一レベルの直流電圧を重畳させた信号を用いることによ
り、目的を達成している。SUMMARY OF THE INVENTION An object of the present invention is to provide a clock extraction circuit that solves the above-mentioned drawbacks. Therefore, in the present invention, a DC voltage is used as the reference voltage used in the comparator, and a signal obtained by superimposing a DC voltage of the same level as the reference voltage on the clock component extracted by the resonant circuit is used as a comparison target. Achieved.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は、本発明の一実施例を示す回路図である。第１
図において本発明のクロック抽出回路は入力端子１と、
２つのコンデンサ４および７と、入力抵抗５および６と
、基準電圧発生回路２０と、比較器１２と、共振回路ｌ
Ｏとから構成されている。FIG. 1 is a circuit diagram showing one embodiment of the present invention. 1st
In the figure, the clock extraction circuit of the present invention has an input terminal 1,
Two capacitors 4 and 7, input resistors 5 and 6, reference voltage generation circuit 20, comparator 12, and resonant circuit l
It is composed of O.

入力端子１に供給されたＰＣＭデータから、あらかじめ
クロック周波数に共振するようコンデンサ２およびコイ
ル３の定数を定めた共振回路１０によりクロック成分が
抽出される。このクロック成分は交流電圧のため、コン
デンサ４を通過する。A clock component is extracted from the PCM data supplied to the input terminal 1 by a resonant circuit 10 in which constants of a capacitor 2 and a coil 3 are determined in advance so as to resonate with the clock frequency. Since this clock component is an alternating current voltage, it passes through the capacitor 4.

コンデンサ４を通過したクロック成分は直接比較器１２
の（＋）端子に供給されるとともに抵′ＦＣ，５および
クロック成分に対して十分低インピーダンスなコンデン
サ７を介して接地されている。このため、ＰＣＭデータ
から抽出したクロック成分は、比較器１２の（＋）端子
のみに供給され、（−）端子には供給されない。The clock component that has passed through the capacitor 4 is directly connected to the comparator 12.
The signal is supplied to the (+) terminal of the circuit and is grounded via a resistor FC, 5 and a capacitor 7 whose impedance is sufficiently low relative to the clock component. Therefore, the clock component extracted from the PCM data is supplied only to the (+) terminal of the comparator 12 and not to the (-) terminal.

一方、基準電圧発生回路２０は、２つの抵抗８および９
により比較器１２の駆動電圧Ｖｃｃを分圧して得た基準
電圧を抵抗６を介して比較器１２の（−）端子に与える
。また、この基準電圧は抵抗５を介して比較器１２の（
＋）端子にも供給されている。ここで、抵抗５および６
の値を適宜調整することにより等しい基準電圧を比較器
１２の（＋）、　Ｃ−’）両端子に印加することができ
る。この結果、比較器１２の（＋）端子には基準電圧の
重畳したクロック成分が、（−）端子には基準電圧ｆｓ
テ疋−み蕎較墨極のみが入力される。On the other hand, the reference voltage generation circuit 20 includes two resistors 8 and 9.
A reference voltage obtained by dividing the drive voltage Vcc of the comparator 12 is applied to the (-) terminal of the comparator 12 via the resistor 6. Further, this reference voltage is applied to the comparator 12 via the resistor 5 (
+) terminal is also supplied. Here, resistors 5 and 6
By appropriately adjusting the value of , the same reference voltage can be applied to both the (+) and C-' terminals of the comparator 12. As a result, the (+) terminal of the comparator 12 receives the clock component on which the reference voltage is superimposed, and the (-) terminal receives the reference voltage fs.
Only the comparison text is input.

比較器１２では、この２つの入力を比較し、（＋）端子
側入力が（−）端子側入力よりも大きい場合には、電源
電圧Ｖｃｃとほぼ等しい電圧を、小さい場合には接地レ
ベルの電圧端子１３に出力する。この結果、出力端子１
３からは共振回路１０で抽出したクロック成分を基本周
波数とする矩形波のクロック信号が得られる。The comparator 12 compares these two inputs, and if the input on the (+) terminal side is larger than the input on the (-) terminal side, it outputs a voltage approximately equal to the power supply voltage Vcc, and if it is smaller, it outputs a voltage at the ground level. Output to terminal 13. As a result, output terminal 1
3, a rectangular wave clock signal whose fundamental frequency is the clock component extracted by the resonant circuit 10 is obtained.

ここで、第２図、第３図を参照して、本発明をさらに詳
しく説明する。第２図は第１図に示した回路を、入力端
子１から交流的にみた等何回路である。第２図において
、２つのコンデンサ４および７としていずれも交流信号
に対し十分低インピーダンスのものが使用されていると
すると、第２図に示した回路はさらに第３図のごとく表
わすことができる。これは従来例である第４図と同じで
ある。抵抗５は、ＬＣ並列回路１０のＱ値を決定する役
目を果たしている。The present invention will now be described in more detail with reference to FIGS. 2 and 3. FIG. 2 shows the circuit shown in FIG. 1 viewed from the input terminal 1 in terms of alternating current. In FIG. 2, if the two capacitors 4 and 7 are both of sufficiently low impedance with respect to AC signals, the circuit shown in FIG. 2 can be further expressed as shown in FIG. 3. This is the same as the conventional example shown in FIG. The resistor 5 plays a role in determining the Q value of the LC parallel circuit 10.

〔発明の効果〕〔Effect of the invention〕

このように、本発明では比較器の（＋）端子に入力され
る被比較信号に基準電圧を重畳し、その零レベル点を上
方にシフトし、（−）端子には基準電圧をそのまま入力
することにより、単一電源で比較器を駆動できるほか、
レベル変換回路を必要とせず、出力信号を直接論理回路
などに使用できる利点がある。また、直流電圧発生用の
電源を比較器駆動用のものと共用することにより、低価
格で実現できる利点がある。In this way, in the present invention, the reference voltage is superimposed on the compared signal input to the (+) terminal of the comparator, its zero level point is shifted upward, and the reference voltage is input as is to the (-) terminal. In addition to being able to drive the comparator with a single power supply,
This has the advantage that the output signal can be used directly in logic circuits, etc. without requiring a level conversion circuit. Furthermore, by sharing the power source for DC voltage generation with that for driving the comparator, there is an advantage that it can be realized at a low cost.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す回路図、第２図および
第３図は第１図を交流的に見た等価回路図、第４図は従
来例を示す回路図である。 第１図〜第４図において、 １・・・・・・入力端子、２，４．７・・・・・・コン
デンサ、３・・・・・・コイル、５，６，８．９・・・
・・・抵抗、１０・・・・・・ＬＣ並列回路、１２・・
・・・・比較器、１３・・・・・・出力端子、２０・・
・・・・基準電圧発生回路。 代理人　弁理士　　内　　原　　　音FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIGS. 2 and 3 are equivalent circuit diagrams of FIG. 1 viewed from an AC perspective, and FIG. 4 is a circuit diagram showing a conventional example. In Figures 1 to 4, 1... Input terminal, 2, 4.7... Capacitor, 3... Coil, 5, 6, 8.9...・
...Resistance, 10...LC parallel circuit, 12...
... Comparator, 13 ... Output terminal, 20 ...
...Reference voltage generation circuit. Agent Patent Attorney Oto Uchihara

Claims (1)

【特許請求の範囲】 外部から供給されるＰＣＭデータ列から、そのクロック
成分を抽出する共振回路と、この共振回路に接続された
コンデンサと、 一端に与えられた基準信号と他端に与えられた被比較信
号とを比較する比較器と、前記基準信号を発生する手段
と、前記コンデンサの出力信号に前記基準信号を重畳し
て前記被比較信号として前記比較器の他端に与える手段
と、前記基準信号を前記比較器の一端に与える手段とか
ら構成されることを特徴とするクロック抽出回路。[Claims] A resonant circuit that extracts a clock component from a PCM data string supplied from the outside, a capacitor connected to the resonant circuit, a reference signal applied to one end, and a reference signal applied to the other end. a comparator for comparing the compared signal with the compared signal; a means for generating the reference signal; a means for superimposing the reference signal on the output signal of the capacitor and applying the same to the other end of the comparator as the compared signal; and means for applying a reference signal to one end of the comparator.