JP3220995B2 - Input impedance measurement circuit for IC circuit - Google Patents
Input impedance measurement circuit for IC circuitInfo
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Description
【0001】[0001]
【産業上の利用分野】この発明は、IC回路の入力イン
ピーダンスが開放状態か開放状態でないかを測定する回
路についてのものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for measuring whether an input impedance of an IC circuit is open or not.
【0002】[0002]
【従来の技術】次に、従来技術によるインピーダンス測
定器の構成を図4により説明する。図4の11は発振
器、12は可変抵抗器、13は被測定インピーダンスで
ある。図4は可変抵抗器12の両端の電圧と被測定イン
ピーダンス13の両端の電圧を同じにし、置換測定する
ものである。2. Description of the Related Art Next, the configuration of a conventional impedance measuring instrument will be described with reference to FIG. In FIG. 4, 11 is an oscillator, 12 is a variable resistor, and 13 is an impedance to be measured. FIG. 4 shows a case where the voltage at both ends of the variable resistor 12 and the voltage at both ends of the impedance 13 to be measured are made the same, and replacement measurement is performed.
【0003】[0003]
【発明が解決しようとする課題】IC回路の入力を開放
状態にして使用すると、IC回路が不安定になり、最悪
の場合、ICを破損する。したがって、IC回路のイン
ピーダンスが開放状態か開放状態でないかを知る必要が
ある。この場合には従来技術によるインピーダンス測定
器のような数値を求める必要はない。When the input of an IC circuit is used in an open state, the IC circuit becomes unstable, and in the worst case, the IC is damaged. Therefore, it is necessary to know whether the impedance of the IC circuit is open or not. In this case, it is not necessary to obtain a numerical value as in a conventional impedance measuring instrument.
【0004】この発明は、IC回路の対接地インピーダ
ンスが低すぎる場合と、対電源インピーダンスが低すぎ
る場合は、開放状態でないと判定するIC回路の入力イ
ンピーダンス測定回路の提供を目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide an input impedance measuring circuit for an IC circuit which determines that the IC circuit is not in an open state when the impedance of the IC circuit to ground is too low and when the impedance to power supply is too low.
【0005】[0005]
【課題を解決するための手段】この目的を達成するた
め、この発明は、被測定IC回路1内に構成された対電
源インピーダンス1Aと対接地インピーダンス1Bとの
接続点を測定端子1Cとし、第1の測定電圧を測定端子
1Cに対して印加する測定端子2Bと、第1の測定電圧
を対接地インピーダンス1Bと内部抵抗とにより分圧し
て出力する出力端子2Cとを備え、第1の測定電圧を測
定端子1Cに印加した際に、対接地インピーダンス1B
の変化に基づく第1の測定電圧のレベル変化を測定する
高レベル測定回路2と、第2の測定電圧を測定端子1C
に対して印加する測定端子3Bと、第2の測定電圧を対
電源インピーダンス1Aと内部抵抗とにより分圧して出
力する出力端子3Cとを備え、第2の測定電圧を測定端
子1Cに印加した際に、対電源インピーダンス1Aの変
化に基づく第2の測定電圧のレベル変化を測定する低レ
ベル測定回路3と、クロック信号4Aを発生するクロッ
ク回路4と、クロック信号4Aにより被測定IC回路1
の測定端子1Cと高レベル測定回路2の測定端子2Bと
の接続をオンオフする第1のスイッチ5と、クロック信
号4Aにより被測定IC回路1の測定端子1Cと低レベ
ル測定回路3の測定端子3Bとの接続をオンオフする第
2のスイッチ6と、第1の測定電圧を測定端子1Cに印
加した際に、高レベル測定回路2の出力端子2Cから出
力される第1の測定電圧の分圧レベルが、基準となる高
レベルから低下して低レベルに論理反転したことを検出
する第1の比較器7と、第2の測定電圧を測定端子1C
に印加した際に、低レベル測定回路3の出力端子3Cか
ら出力される第2の測定電圧の分圧レベルが、基準とな
る低レベルから上昇して高レベルに論理反転したことを
検出する第2の比較器8と、第1の測定電圧を測定端子
1Cに印加した際に、前記第1の測定電圧の分圧レベル
が前記低レベルに論理反転したと第1の比較器7により
検知された場合には、対接地インピーダンス1Bが開放
状態ではないと判定し、第2の測定電圧を測定端子2C
に印加した際に、前記第2の測定電圧の分圧レベルが前
記高レベルに論理反転したと第2の比較器8により検知
された場合には、対電源インピーダンス1Aが開放状態
ではないと判定する判定回路9と、を備える。In order to achieve this object, the present invention relates to a counter circuit formed in an IC circuit under test 1.
Between the source impedance 1A and the ground impedance 1B.
The connection point is the measurement terminal 1C, and the first measurement voltage is the measurement terminal
A measurement terminal 2B applied to 1C and a first measurement voltage
Is divided by the ground impedance 1B and the internal resistance.
And an output terminal 2C for measuring the first measurement voltage.
When applied to the constant terminal 1C, the impedance to ground 1B
A high-level measurement circuit 2 for measuring a level change of a first measurement voltage based on a change in the voltage, and a second measurement voltage is applied to a measurement terminal 1C
And a second measuring voltage applied to the measuring terminal 3B.
Divided by power supply impedance 1A and internal resistance and output
And an output terminal 3C for supplying a second measured voltage to the measuring terminal.
When applied to the power supply 1C, the impedance of the power supply 1A changes.
Low-level measurement circuit 3 for measuring the level change of the second measurement voltage based on the conversion, clock circuit 4 for generating clock signal 4A, and IC circuit 1 to be measured by clock signal 4A.
Measurement terminals 1C and the first switch 5 for turning on and off the connection between the high-level measurement terminals 2B of the measuring circuit 2, the clock signal 4A of the measured IC circuit 1 measuring terminal 1C and the low-level
A second switch 6 for turning on and off the connection to the measurement terminal 3B of the measurement circuit 3 and a first measurement voltage to the measurement terminal 1C.
Output from the output terminal 2C of the high-level measurement circuit 2.
The divided level of the first measured voltage to be applied is
Detects that the logic has been inverted from low to low
First comparator 7, the measurement terminal 1C and the second measurement voltage
Is applied to the output terminal 3C of the low-level measurement circuit 3
The divided level of the second measurement voltage output from the
Logically inverted from a low level to a high level
A second comparator 8 for detecting, and a first measuring voltage measuring terminal
1C, the divided voltage level of the first measured voltage
Is logically inverted to the low level by the first comparator 7
If detected, impedance to ground 1B is open
It is determined that it is not in the state, and the second measurement voltage is applied to the measurement terminal 2C.
Is applied, the divided level of the second measurement voltage is
The second comparator 8 detects that the logic has been inverted to the high level.
The power supply impedance 1A is open.
And a judgment circuit 9 for judging that it is not .
【0006】[0006]
【作用】次に、この発明によるIC回路の入力インピー
ダンス測定器の構成を図1により説明する。図1の1は
IC回路、1Aは対電源インピーダンス、1Bは対接地
インピーダンス、1Cは測定端子、2は対接地インピー
ダンス測定用の高レベル測定回路、3は対電源インピー
ダンス測定用の低レベル測定回路、4はクロック回路、
5と6はスイッチ、7と8は比較器、9は判定回路であ
る。Next, the configuration of an input impedance measuring device for an IC circuit according to the present invention will be described with reference to FIG. 1 is an IC circuit, 1A is power impedance to ground, 1B is impedance to ground, 1C is a measurement terminal, 2 is a high-level measurement circuit for measuring impedance to ground, and 3 is a low-level measurement circuit for measuring power impedance. 4 is a clock circuit,
5 and 6 are switches, 7 and 8 are comparators, and 9 is a judgment circuit.
【0007】IC回路1には、対電源インピーダンス1
Aと対接地インピーダンス1Bがある。対電源インピー
ダンス1Aと対接地インピーダンス1Bとも1MΩ以上
を開放と判定する。電源電圧が4.5Vのとき、比較器
7・8は2〜2.5Vをスレショルドにする。比較器7
の入力電圧が2V以下になると、比較器7の出力が反転
するように設定し、比較器8の入力電圧が3V以上にな
ると、比較器8の出力が反転するように設定する。The IC circuit 1 has a power source impedance of 1
A and ground impedance 1B. It is determined that both the impedance 1A to the power supply and the impedance 1B to the ground 1M or more are open. When the power supply voltage is 4.5V, the comparators 7.8 threshold 2 to 2.5V. Comparator 7
Is set so that the output of the comparator 7 is inverted when the input voltage of the comparator 8 becomes 2 V or less, and the output of the comparator 8 is inverted when the input voltage of the comparator 8 becomes 3 V or more.
【0008】図1では、MOS型ICの場合は1MΩ程
度以上は開放状態とし、 100kΩ以下は開放でないとし
て検出する。TTL型ICの場合は、47kΩ程度以上は
開放状態とし、10kΩ以下は開放でないとする。In FIG. 1, in the case of a MOS type IC, it is detected that it is in an open state when it is about 1 MΩ or more, and it is detected that it is not open when it is 100 kΩ or less. In the case of a TTL-type IC, it is assumed that about 47 kΩ or more is open, and 10 kΩ or less is not open.
【0009】次に、高レベル測定回路2の実施例の回路
を図2により説明する。図2の2Aは電源端子、2Bは
測定端子、2Cは出力端子である。図2は対電源インピ
ーダンス1Aが無限大、対接地インピーダンス1Bが 1
00kΩのときの例である。電源端子2Aに4.5Vを加
えると、測定端子2Bが開放状態では3.5V、出力端
子2Cは3Vになる。測定端子2Bを測定端子1Cに接
続すると、出力端子2Cの電圧は約1.7となり、比較
器7は反転する。Next, an embodiment of the high-level measurement circuit 2 will be described with reference to FIG. 2A is a power supply terminal, 2B is a measurement terminal, and 2C is an output terminal. FIG. 2 shows that the impedance to power supply 1A is infinite and the impedance to ground 1B is 1
This is an example in the case of 00 kΩ. When 4.5 V is applied to the power supply terminal 2A, the output terminal 2C becomes 3.5V and the output terminal 2C becomes 3V when the measurement terminal 2B is open. When the measurement terminal 2B is connected to the measurement terminal 1C, the voltage of the output terminal 2C becomes about 1.7, and the comparator 7 is inverted.
【0010】次に、低レベル測定回路3の実施例の回路
を図3により説明する。図3の3Aは電源端子、3Bは
測定端子、3Cは出力端子である。図3は対電源インピ
ーダンス1Aが 100kΩ、対接地インピーダンス1Bが
無限大の例である。電源端子3Aに4.5Vを加える
と、測定端子3Bが開放状態では0.9V、出力端子3
Cは1.8Vになる。測定端子3Bを測定端子1Cに接
続すると、出力電端子3Cの電圧は約3Vとなり、比較
器8は反転する。クロック回路4は、高レベル測定回路
2と低レベル測定回路3を交互に測定端子1Cに接続す
る。Next, an embodiment of the low-level measuring circuit 3 will be described with reference to FIG. 3A is a power supply terminal, 3B is a measurement terminal, and 3C is an output terminal. FIG. 3 shows an example in which the power supply impedance 1A is 100 kΩ and the ground impedance 1B is infinite. When 4.5V is applied to the power supply terminal 3A, 0.9V is applied when the measurement terminal 3B is open,
C becomes 1.8V. When the measurement terminal 3B is connected to the measurement terminal 1C, the voltage of the output terminal 3C becomes about 3 V, and the comparator 8 is inverted. The clock circuit 4 alternately connects the high-level measurement circuit 2 and the low-level measurement circuit 3 to the measurement terminal 1C.
【0011】測定端子1Cに供給された電圧がIC回路
1の対電源インピーダンス1Aと対接地インピーダンス
1Bで変動した場合、比較器7・8が動作し、判定回路
9へ信号を送る。判定回路9では、高レベルの状態と低
レベルの状態を保持し、高レベル、低レベルとも電圧変
動がなければ、開放と判定する。When the voltage supplied to the measurement terminal 1C fluctuates between the power supply impedance 1A and the ground impedance 1B of the IC circuit 1, the comparators 7.8 operate to send a signal to the judgment circuit 9. The determination circuit 9 holds the high-level state and the low-level state, and determines that the circuit is open if there is no voltage fluctuation at both the high level and the low level.
【0012】[0012]
【発明の効果】この発明によれば、IC回路の対接地イ
ンピーダンスが低すぎる場合と、対電源インピーダンス
が低すぎる場合は、開放状態でないと判定するので、I
C回路の入力インピーダンスを測定することができる。According to the present invention, when the impedance with respect to the ground of the IC circuit is too low and when the impedance with respect to the power supply is too low, it is determined that the IC circuit is not in the open state.
The input impedance of the C circuit can be measured.
【図1】この発明によるIC回路の入力インピーダンス
測定器の構成図である。FIG. 1 is a configuration diagram of an input impedance measuring device of an IC circuit according to the present invention.
【図2】高レベル測定回路2の実施例の回路図である。FIG. 2 is a circuit diagram of an embodiment of a high-level measurement circuit 2.
【図3】低レベル測定回路3の実施例の回路図である。FIG. 3 is a circuit diagram of an embodiment of a low-level measurement circuit 3.
【図4】従来技術によるインピーダンス測定器の構成図
である。FIG. 4 is a configuration diagram of an impedance measuring device according to the related art.
1 IC回路 1A 対電源インピーダンス 1B 対接地インピーダンス 1C 測定端子 2 高レベル測定回路 3 低レベル測定回路 4 クロック回路 5 スイッチ 6 スイッチ 7 比較器 8 比較器 9 判定回路 DESCRIPTION OF SYMBOLS 1 IC circuit 1A Power supply impedance 1B Ground impedance 1C Measurement terminal 2 High level measurement circuit 3 Low level measurement circuit 4 Clock circuit 5 Switch 6 Switch 7 Comparator 8 Comparator 9 Judgment circuit
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G01R 27/02 G01R 31/26 G01R 31/28 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G01R 27/02 G01R 31/26 G01R 31/28
Claims (1)
源インピーダンス(1A)と対接地インピーダンス(1
B)との接続点を測定端子(1C)とし、 第1の測定電圧を測定端子(1C)に対して印加する測
定端子(2B)と、第1の測定電圧を対接地インピーダ
ンス(1B)と内部抵抗とにより分圧して出力する出力
端子(2C)とを備え、第1の測定電圧を測定端子(1
C)に印加した際に、対接地インピーダンス(1B)の
変化に基づく第1の測定電圧のレベル変化を測定する 高
レベル測定回路(2)と、第2の測定電圧を測定端子(1C)に対して印加する測
定端子(3B)と、第2の測定電圧を対電源インピーダ
ンス(1A)と内部抵抗とにより分圧して出力する出力
端子(3C)とを備え、第2の測定電圧を測定端子(1
C)に印加した際に、対電源インピーダンス(1A)の
変化に基づく第2の測定電圧のレベル変化を測定する 低
レベル測定回路(3)と、 クロック信号(4A)を発生するクロック回路(4)
と、 クロック信号(4A)により被測定IC回路(1)の測
定端子(1C)と高レベル測定回路(2)の測定端子
(2B)との接続をオンオフする第1のスイッチ(5)
と、 クロック信号(4A)により被測定IC回路(1)の測
定端子(1C)と低レベル測定回路(3)の測定端子
(3B)との接続をオンオフする第2のスイッチ(6)
と、第1の測定電圧を測定端子(1C)に印加した際に、高
レベル測定回路(2)の出力端子(2C)から出力され
る第1の測定電圧の分圧レベルが、基準となる高レベル
から低下して低レベルに論理反転したことを検出する 第
1の比較器(7)と、第2の測定電圧を測定端子(1C)に印加した際に、低
レベル測定回路(3)の出力端子(3C)から出力され
る第2の測定電圧の分圧レベルが、基準となる低レベル
から上昇して高レベルに論理反転したことを検出する 第
2の比較器(8)と、第1の測定電圧を測定端子(1C)に印加した際に、前
記第1の測定電圧の分圧レベルが前記低レベルに論理反
転したと第1の比較器(7)により検知された場合に
は、対接地インピーダンス(1B)が開放状態ではない
と判定し、第2の測定電圧を測定端子(2C)に印加し
た際に、前記第2の測定電圧の分圧レベルが前記高レベ
ルに論理反転したと第2の比較器(8)により検知され
た場合には、対電源インピーダンス(1A)が開放状態
ではないと判定する判定回路(9)と、 を備えたことを 特徴とするIC回路の入力インピーダン
ス測定回路。An electric circuit formed in an IC circuit to be measured (1).
Source impedance (1A) and impedance to ground (1
B) is a measuring terminal (1C), and the first measuring voltage is applied to the measuring terminal (1C).
Constant terminal (2B) and the first measured voltage
Output that divides the voltage by the impedance (1B) and the internal resistance and outputs
Terminal (2C), and a first measurement voltage is supplied to the measurement terminal (1C).
C), when applied to the ground impedance (1B)
A high-level measurement circuit (2) for measuring a level change of a first measurement voltage based on the change, and a measurement for applying a second measurement voltage to a measurement terminal (1C).
Constant terminal (3B) and the second measured voltage to the power supply impedance
Output that divides the voltage by the impedance (1A) and the internal resistance and outputs
Terminal (3C), and a second measurement voltage is supplied to the measurement terminal (1
C) when applied to the power supply impedance (1A)
A low level measurement circuit (3) for measuring a level change of a second measurement voltage based on the change, and a clock circuit (4) for generating a clock signal (4A )
A first switch (5) for turning on / off a connection between the measurement terminal (1C ) of the IC circuit under test (1) and the measurement terminal (2B) of the high-level measurement circuit (2 ) by a clock signal (4A ).
A second switch (6) for turning on / off the connection between the measurement terminal (1C ) of the IC circuit under test (1) and the measurement terminal (3B) of the low-level measurement circuit (3 ) by a clock signal (4A ).
And when the first measurement voltage is applied to the measurement terminal (1C),
Output from the output terminal (2C) of the level measurement circuit (2)
The divided level of the first measured voltage is a high level which is a reference.
And a first comparator (7) for detecting that the logic has been inverted to a low level and a second measurement voltage is applied to a measurement terminal (1C).
Output from the output terminal (3C) of the level measurement circuit (3)
The divided level of the second measured voltage is a reference low level.
And a second comparator (8) for detecting that the logic is inverted to a high level, and when a first measurement voltage is applied to the measurement terminal (1C),
The division level of the first measurement voltage is logically opposite to the low level.
Is detected by the first comparator (7)
Indicates that the impedance to ground (1B) is not open
And apply the second measurement voltage to the measurement terminal (2C).
The divided level of the second measurement voltage is higher than the high level.
Is detected by the second comparator (8)
The power supply impedance (1A) is open
And a determination circuit (9) for determining that the input impedance is not the input circuit.
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---|---|---|---|
JP05580891A JP3220995B2 (en) | 1991-02-27 | 1991-02-27 | Input impedance measurement circuit for IC circuit |
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JP05580891A JP3220995B2 (en) | 1991-02-27 | 1991-02-27 | Input impedance measurement circuit for IC circuit |
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JPH04270969A JPH04270969A (en) | 1992-09-28 |
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WO2022244246A1 (en) * | 2021-05-21 | 2022-11-24 | 三菱電機株式会社 | Device for detecting ic noise resistance amount, method for detecting ic noise resistance amount, and method for measuring internal impedance of ic |
-
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- 1991-02-27 JP JP05580891A patent/JP3220995B2/en not_active Expired - Fee Related
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