JPH01253964A - Thin film field effect transistor element array and its manufacture - Google Patents
Thin film field effect transistor element array and its manufactureInfo
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- Thin Film Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁基板上に設けられた薄膜電界効果型トラン
ジスタ素子アレイに関し、特にアクティブマトリックス
型液晶デイスプレィに好適な簡単な構造を有する薄膜電
界効果型トランジスタ素子アレイと、その製造方法に関
する。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a thin film field effect transistor element array provided on an insulating substrate, and particularly to a thin film field effect transistor element array having a simple structure suitable for active matrix liquid crystal displays. The present invention relates to a type transistor element array and a manufacturing method thereof.
壁掛はカラーテレビに代表される薄型パネルデイスプレ
ィとして、薄膜電界効果型トランジスタを一方のガラス
基板上に一つ一つ画素のスイッチとしてアレイ化したア
クティブマトリックス型液晶デイスプレィの研究開発が
活発に行われいる。Wall-mounted displays are thin panel displays such as color TVs, and active research and development is being conducted on active matrix liquid crystal displays, in which thin-film field-effect transistors are arrayed on one glass substrate, each pixel as a switch. There is.
このデイスプレィの実用化のためには、低コスト化が重
要な課題であり、その対策としてプロセスの簡略化があ
る。プロセスの簡略化に対する従来の技術としては、２
枚のマスクパターンで作成できる構造の薄膜電界効果型
トランジスタ素子を用いたアクティブマトリックス型液
晶デイスプレィがある（Ｊ、Ｒｉｃｈａｒｄ ｅｔ ａ
ｌ、 ”Ｌａｒｇｅ ＬＣＤ Ｐａｎｅｌ Ａｄ−ｄｒ
ｅｓｓｅｄ Ｂｙ ３２０Ｘ３２０ ＴＦＴ Ａｒｒａ
ｙ”ｔｐｐ２５１ ２５４゜Ｐｒｏｃｅｅｄｉｎｇ ｏ
ｆ Ｅｕｒｏｄｉｓｐｌａｙ ’８４．Ｓｅｐ、１８−
２０ ’８４゜Ｐａｒｉｓ）。In order to put this display into practical use, cost reduction is an important issue, and one way to address this is to simplify the process. Conventional techniques for process simplification include 2
There is an active matrix type liquid crystal display that uses a thin film field effect transistor element that can be created with a single mask pattern (J. Richard et al.
l, ”Large LCD Panel Ad-dr
Essed By 320X320 TFT Arra
y”tpp251 254°Proceeding o
f Eurodisplay '84. Sep, 18-
20'84°Paris).
第３図（ａ）は、このアクティブマトリックス型液晶デ
イスプレィに用いられている従来の簡易プロセスで製造
した薄膜電界効果型トランジスタ素子の平面図であり、
第３図（ｂ）は第３図（ａ）のＡ−Ａ’線における断面
図である。第３図（ａ）と（ｂ）を用いて従来構造のト
ランジスタ素子について説明する。第３図（ａ）に示し
たものはマトリックス状に多数配列された画素の一つで
あって、透明導電膜で形成された表示電極３３ｂとそれ
につづくこの画素用のスイッチングトランジスタのソー
ス電極３３ａとがガラス基板３１上に形成され、これら
に沿って列方向に伸びるドレイン電極線３２ｂとその一
部からなるドレイン電極３２ａとがやはり透明導電膜を
用いてガラス基板３１上に設けられている。ドレイン電
極３２ａ、ソース電極３３ａに直角に交わるようにゲー
ト線３７が行方向に伸びており、ゲート線３７は半導体
膜３４、ゲート絶縁膜３５、ゲート電極３６からなって
いる。半導体膜３４のうちソース・ドレイン間にかかる
部分がトランジスタのチャネル部３８である。FIG. 3(a) is a plan view of a thin film field effect transistor element manufactured by a conventional simple process used in this active matrix liquid crystal display.
FIG. 3(b) is a sectional view taken along line AA' in FIG. 3(a). A transistor element having a conventional structure will be explained using FIGS. 3(a) and 3(b). The one shown in FIG. 3(a) is one of many pixels arranged in a matrix, and includes a display electrode 33b formed of a transparent conductive film and a source electrode 33a of a switching transistor for this pixel. are formed on the glass substrate 31, and a drain electrode line 32b extending in the column direction along these lines and a drain electrode 32a consisting of a part thereof are also provided on the glass substrate 31 using a transparent conductive film. A gate line 37 extends in the row direction so as to intersect the drain electrode 32a and the source electrode 33a at right angles, and the gate line 37 is made up of a semiconductor film 34, a gate insulating film 35, and a gate electrode 36. A portion of the semiconductor film 34 extending between the source and drain is a channel portion 38 of the transistor.
このトランジスタは、まずガラス基板３１上にＩＴＯな
どの透明導電膜と高濃度ドープｎ型非晶質シリコン膜を
積層し、第１のマスクパターンを用いてフォトリソグラ
フィ法によりこの積層膜をエツチングすることにより、
ドレイン電極３２ａとそれにつながるドレイン電極線３
２ｂ、及びソース電極３３ａとそれにつながる画素の表
示電極３３ｂとをそれぞれ同時に形成し、しかる後、プ
ラズマＣＶＤ法により半導体膜３４として非晶質シリコ
ン膜、ゲート絶縁膜３５として窒化シリコン膜、スパッ
タ法によリゲート電極３６としてクロム等の金属膜を順
次積層した後、第２のマスクパターンを用いてフォトリ
ソグラフィ法により３層を連続してエツチングし、ゲー
ト線３７を形成することによって作製される。This transistor is manufactured by first laminating a transparent conductive film such as ITO and a highly doped n-type amorphous silicon film on a glass substrate 31, and then etching this laminated film by photolithography using a first mask pattern. According to
Drain electrode 32a and drain electrode line 3 connected thereto
2b, a source electrode 33a, and a pixel display electrode 33b connected thereto are formed simultaneously, and then an amorphous silicon film is formed as a semiconductor film 34 by a plasma CVD method, a silicon nitride film is formed as a gate insulating film 35, and a silicon nitride film is formed by a sputtering method. After sequentially laminating metal films such as chromium as the gate electrode 36, the three layers are successively etched by photolithography using a second mask pattern to form the gate line 37.
通常、電界効果型トランジスタを作製するためには、５
〜７枚のマスクパターンが必要であるが、この構造では
２枚のマスクパターンで作製されている。従って、簡易
プロセスであるため、低コスト化が期待される。Normally, in order to fabricate a field effect transistor, 5
~7 mask patterns are required, but this structure is fabricated with two mask patterns. Therefore, since it is a simple process, cost reduction is expected.
このような２枚のマスクで形成した薄膜トランジスタの
断面図（第３図（ａ）におけるＢ−Ｂ’線断面図）を第
３図（ｃ）に示す。ゲート線３７のエツチングは２枚目
のマスクを用いて形成したフォトレジストのパターンを
マスクにして、ゲート電極３６、ゲート絶縁膜３５、半
導体膜３４を連続してエツチングする。FIG. 3(c) shows a cross-sectional view (cross-sectional view taken along line BB' in FIG. 3(a)) of a thin film transistor formed using such two masks. For etching the gate line 37, the gate electrode 36, gate insulating film 35, and semiconductor film 34 are successively etched using a photoresist pattern formed using a second mask as a mask.
通常、ゲート絶縁膜３５として用いられる窒化シリコン
は、半導体膜３４として用いられる非晶質シリコンより
エツチング速度が速い。このため、最下層の半導体膜３
４のエツチング時にゲート絶縁膜３５の端面３９がサイ
ドエッチされる。ゲート絶縁膜３５の膜厚が３００ｎ
ｍと薄いため、ゲート電極３６がソース電極３３ａに近
づき、最悪の場合は接触してしまうことがある。このた
めに、エツチング端面において、ゲート電極３６から非
晶質シリコンに向けてリーク電流が流れ、あるいはゲー
ト線とドレイン線とが短絡する不良が発生する。このよ
うな不良がトランジスタ素子アレイにおいて１カ所でも
発生すると、液晶デイスプレィの表示特性において。Typically, silicon nitride used as the gate insulating film 35 has a faster etching rate than amorphous silicon used as the semiconductor film 34. Therefore, the lowermost semiconductor film 3
During the etching step 4, the end surface 39 of the gate insulating film 35 is side-etched. The thickness of the gate insulating film 35 is 300n.
Since the gate electrode 36 is as thin as m, the gate electrode 36 approaches the source electrode 33a, and in the worst case, may come into contact with the source electrode 33a. For this reason, a leakage current flows from the gate electrode 36 toward the amorphous silicon at the etched end face, or a defect occurs in which the gate line and the drain line are short-circuited. If such a defect occurs at even one location in the transistor element array, the display characteristics of the liquid crystal display will change.
線欠陥が発生する原因となり、ひいては歩留りが低下す
るという問題があった。There is a problem in that this causes line defects to occur, and as a result, the yield decreases.
本発明の目的は前記課題を解決した薄膜電界効果型トラ
ンジスタ素子アレイとその製造方法を提供することをに
ある。SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film field effect transistor element array that solves the above problems and a method for manufacturing the same.
上記目的を達成するため、本発明は、絶縁基板上に、ド
レイン電極線と、透明導電膜からなる表示電極と、該表
示電極に接続されるソース電極とが設けられ、該ドレイ
ン電極線とソース電極に交差するように半導体膜、ゲー
ト絶縁膜、ゲート電極が積層された薄膜電界効果型トラ
ンジスタ素子アレイにおいて、該ゲート電極の幅を前記
半導体膜及び前記ゲート絶縁膜の幅よりも狭くしたもの
である。上記薄膜電界効果型トランジスタ素子アレイは
、絶縁基板上に導電膜、ｎ型半導体膜からなる第１の積
層膜を順次形成し、第１のマスクを用いて該第１の積層
膜をエツチングすることによりドレイン電極線、表示電
極、仏表示電極に接続されるソース電極のパターンを形
成する工程と。In order to achieve the above object, the present invention provides a drain electrode line, a display electrode made of a transparent conductive film, and a source electrode connected to the display electrode on an insulating substrate. In a thin film field effect transistor element array in which a semiconductor film, a gate insulating film, and a gate electrode are laminated to intersect with the electrode, the width of the gate electrode is narrower than the width of the semiconductor film and the gate insulating film. be. The thin film field effect transistor element array described above includes sequentially forming a first laminated film consisting of a conductive film and an n-type semiconductor film on an insulating substrate, and etching the first laminated film using a first mask. A step of forming a pattern of a drain electrode line, a display electrode, and a source electrode connected to the French display electrode.
半導体膜、絶縁膜、第２の導電膜からなる第２の積層膜
を形成し、第２のマスクを用いて該第２の積層膜をエツ
チングすることによりゲート線を形成する工程とを含む
薄膜電界効果型トランジスタ素子アレイの製造方法にお
いて、該第２の導電膜のみにサイドエッチを生じさせ、
該導電膜のパターンの幅を前記半導体膜と前記絶縁膜の
幅よりも狭く加工することによって得られる。A thin film comprising the step of forming a second laminated film consisting of a semiconductor film, an insulating film, and a second conductive film, and forming a gate line by etching the second laminated film using a second mask. In a method for manufacturing a field effect transistor element array, side etching is caused only in the second conductive film,
This can be obtained by processing the pattern width of the conductive film to be narrower than the widths of the semiconductor film and the insulating film.
本発明の薄膜電界効果型トランジスタ素子アレイの製造
方法について第２図を用いて詳細に説明する。第２図（
ａ）〜（２）は、本発明の製造方法の一実施例を示す工
程図である。まず、第２図（ａ）に示すようにガラス等
の絶縁性基板２１の上にＩＴＯ等の導電膜２２、オーミ
ックコンタクト形成用高濃度ドープｎ型半導体２３の２
層膜を形成する。この２層膜を第２図（ｂ）に示すよう
にドレイン電極線２４とソース電極２５のパターンを１
回のフォトリソグラフィ工程で形成する。この基板上に
、第２図（ｃ）に示すようにトランジスタの活性層とし
て非晶質シリコンのような半導体２６、ゲート絶縁膜と
して窒化シリコンのような絶縁膜２７、ゲート電極とし
て金属膜２８を連続して成膜する。第２図（ｄ）におい
て、第２のマスクを用いてゲート電極パターンのフォト
レジスト２９を形成する。次に、金属膜２８をウェット
法によりエツチングする。このとき、不用な部分のエツ
チングが終了した後、さらにエツチングを続けることに
よりエツチング液がレジスト２９の端部からしみ込み（
第２図（ｅ）中の４１の部分）、金属が横方向にエツチ
ングが進む、いわゆるサイドエツチングが起こる。この
現象を利用して、ゲート電極の幅をレジストの幅より狭
くすることができる（第２図（ｅ））。次に、絶縁膜２
７、半導体膜２６をエツチングし、第２図（ト）に示さ
れるようにゲート線を形成する。オーミック形成用の高
濃度ドープｎ型半導体の不用部分もエツチングされる。A method for manufacturing a thin film field effect transistor element array according to the present invention will be explained in detail with reference to FIG. Figure 2 (
a) to (2) are process diagrams showing one embodiment of the manufacturing method of the present invention. First, as shown in FIG. 2(a), a conductive film 22 such as ITO is placed on an insulating substrate 21 such as glass, and a highly doped n-type semiconductor 23 for forming an ohmic contact is placed on the insulating substrate 21 such as glass.
Forms a layered film. As shown in FIG. 2(b), this two-layer film has a pattern of a drain electrode line 24 and a source electrode 25.
It is formed in multiple photolithography steps. On this substrate, as shown in FIG. 2(c), a semiconductor 26 such as amorphous silicon is formed as an active layer of the transistor, an insulating film 27 such as silicon nitride is formed as a gate insulating film, and a metal film 28 is formed as a gate electrode. Continuous film formation. In FIG. 2(d), a photoresist 29 of a gate electrode pattern is formed using a second mask. Next, the metal film 28 is etched by a wet method. At this time, after etching of unnecessary portions is completed, by continuing etching, the etching solution seeps into the edges of the resist 29 (
(portion 41 in FIG. 2(e)), so-called side etching occurs in which etching progresses in the lateral direction of the metal. By utilizing this phenomenon, the width of the gate electrode can be made narrower than the width of the resist (FIG. 2(e)). Next, insulating film 2
7. Etch the semiconductor film 26 to form a gate line as shown in FIG. 2(G). Unnecessary portions of the heavily doped n-type semiconductor for ohmic formation are also etched.
この絶縁膜２７と半導体膜２６とのエツチングプロセス
において、エツチングはサイドエッチを起こさず、レジ
スト２９の形状で行いたいので、異方性のエツチングを
行う必要がある。これは、ドライエツチングの条件を選
ぶことにより容易に実現できる。この時点で表示電極上
のＩＴＯがむき出しになる。エツチング終了後レジスト
を剥離すると、第２図（ωに示すように、金属膜２８、
絶縁膜２７、半導体膜２６の形状は、絶縁膜、半導体膜
の幅に対して、金属膜２８の幅はサイドエツチングされ
た量だけ狭い構造になる。In the etching process of the insulating film 27 and the semiconductor film 26, since it is desired that the etching be performed in the shape of the resist 29 without causing side etching, it is necessary to perform anisotropic etching. This can be easily achieved by selecting dry etching conditions. At this point, the ITO on the display electrodes becomes exposed. When the resist is peeled off after etching, as shown in FIG. 2 (ω), the metal film 28,
The shape of the insulating film 27 and the semiconductor film 26 is such that the width of the metal film 28 is narrower by the amount of side etching than the width of the insulating film and the semiconductor film.
このようなプロセスにより、第１図に示すような液晶デ
イスプレィ用の薄膜電界効果型トランジスタ素子アレイ
が完成する。ここで用いたマスクは僅か２枚であり、従
来の簡易プロセスと同じマスク数である。Through this process, a thin film field effect transistor element array for a liquid crystal display as shown in FIG. 1 is completed. Only two masks were used here, which is the same number as in the conventional simple process.
第１図は、上記プロセスで製造された薄膜電界効果型ト
ランジスタ素子アレイの斜視図を示している。ゲート電
極線に注目すると、ゲート金属はエツチング端面よりサ
イドエツチングした分だけ内側に入っており、絶縁膜の
表面が現れる。この部分の存在により、端部での電界集
中を防ぎ、短絡等の不良が発生しなくなる。さらに、パ
ッシベーション膜をかけることにより、絶縁膜上の表面
リーク電流をも防ぐことができる。従って、ゲートから
ソース・ドレイン電極へのリーク電流を抑制し、短絡を
防ぐことができる。FIG. 1 shows a perspective view of a thin film field effect transistor element array manufactured by the above process. If we pay attention to the gate electrode line, the gate metal goes inward from the etched end surface by the amount of side etching, and the surface of the insulating film is exposed. The presence of this portion prevents electric field concentration at the ends and prevents defects such as short circuits from occurring. Furthermore, by applying a passivation film, surface leakage current on the insulating film can also be prevented. Therefore, leakage current from the gate to the source/drain electrodes can be suppressed and short circuits can be prevented.
以下に本発明の実施例を図によって説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は本願筒１の発明の実施例である薄膜電界効果型
トランジスタ素子アレイのうちの１つの薄膜電界効果型
トランジスタ素子の構造を示す斜視図である。FIG. 1 is a perspective view showing the structure of one thin film field effect transistor element of a thin film field effect transistor element array according to an embodiment of the present invention.
本実施例では絶縁基板１１として、保谷ガラス社製ＮＡ
４０（商品名）ガラス板を用いている。透明で絶縁物な
らその他のものでもよい、この絶縁性基板１１上に幅１
６癖のドレイン電極線１２と表示電極１３から引き出さ
れているソース電極１４が厚さ５０止の透明電極である
ＩＴＯで形成されている。In this embodiment, as the insulating substrate 11, NA manufactured by Hoya Glass Co., Ltd.
40 (product name) glass plate is used. Any other material may be used as long as it is transparent and insulating.
The source electrode 14 drawn out from the six-shaped drain electrode line 12 and the display electrode 13 is made of ITO, which is a transparent electrode with a thickness of about 50 mm.
このドレイン電極線１２とソース電極１４とに交差する
ように、ゲート線１５が形成されている。ゲート線１５
は、順に積層したｉ型非晶質シリコン１６、窒化シリコ
ン１７、アルミニウム１８の３層構造からなり、膜厚は
それぞれ５０止ｍ、 ３００止ｍ＊ １１００ｎである
。A gate line 15 is formed to intersect the drain electrode line 12 and the source electrode 14 . Gate line 15
consists of a three-layer structure of i-type amorphous silicon 16, silicon nitride 17, and aluminum 18, which are laminated in order, and the film thicknesses are 50 m and 300 m*1100 nm, respectively.
ｉ型非晶質シリコン１６は、トランジスタの活性層とし
て働く半導体膜であり、プラズマＣＶＤ法により成膜さ
れる。この半導体は多結晶シリコンのような他の半導体
薄膜でもよい、窒化シリコン１７はゲート絶縁膜であり
、やはりプラズマＣＶＤ法で成膜した。ゲート絶縁膜１
７としてはシリコン酸化膜等の他の絶縁膜を用いてもよ
い、最上層のスパッタ法により成膜したアルミニウム１
８はゲート電極であり、クロム等の他の金属でもよい、
このアルミニウム１８の幅は、その下部の窒化シリコン
１７と非晶質シリコン１６の幅より２ｔＩｎ狭くなって
いる。The i-type amorphous silicon 16 is a semiconductor film that functions as an active layer of a transistor, and is formed by plasma CVD. This semiconductor may be another semiconductor thin film such as polycrystalline silicon. The silicon nitride 17 is a gate insulating film and was also formed by plasma CVD. Gate insulating film 1
As 7, another insulating film such as a silicon oxide film may be used.Aluminum 1 is formed by sputtering as the top layer.
8 is a gate electrode, which may be made of other metal such as chromium.
The width of this aluminum 18 is 2tIn narrower than the width of the silicon nitride 17 and amorphous silicon 16 below it.
なお、ドレイン電極線１２及びソース電極１４と、ｉ型
非晶質シリコン１６との間に厚さ１５止ｍのｎ型非晶質
シリコンが挿入されており、ソース・ドレインのオーミ
ック性を改善している。本実施例のトランジスタのゲー
ト長とゲート幅は８即と１６鐸である。Note that n-type amorphous silicon with a thickness of 15 mm is inserted between the drain electrode line 12 and source electrode 14 and the i-type amorphous silicon 16 to improve the ohmic properties of the source and drain. ing. The gate length and gate width of the transistor in this embodiment are 8 mm and 16 mm.
ゲート電極線に注目すると、ゲート電極は窒化膜の端面
より両側に１ｐずつ内側に入っており、絶縁膜の表面が
現れる。この部分の存在により、端部での電界集中を防
ぎ、ゲートからソース・ドレイン電極へのリーク電流を
抑制し、短絡を防ぐことができる。実際、６４０ Ｘ
４００ラインの薄膜電界効果型トランジスタ素子アレイ
を作製したところ、短絡はまったく起こらなかった。ま
た、パッシベーション膜をかけることにより、絶縁膜上
の表面リーク電流を防ぐことができ、本発明の有効性が
示された。Paying attention to the gate electrode line, the gate electrode extends 1p inward from the end face of the nitride film on both sides, and the surface of the insulating film is exposed. The presence of this portion prevents electric field concentration at the ends, suppresses leakage current from the gate to the source/drain electrodes, and prevents short circuits. In fact, 640
When a 400-line thin film field effect transistor element array was fabricated, no short circuits occurred. Further, by applying a passivation film, surface leakage current on the insulating film could be prevented, demonstrating the effectiveness of the present invention.
次に薄膜電界効果型トランジスタ素子アレイの製造方法
の実施例について第２図を参照しながら説明する。第２
図（ａ）〜（２）は、本発明の製造方法の一実施例を示
す工程図で、ある。第２図（ａ）において、ガラス基板
２１の上に、透明導電膜２２としてＩＴＯ膜をマグネト
ロンスパッタ法により厚さ５０ｎ＋ｗ堆積させた。この
ＩＴＯ膜のシート抵抗は７０Ωであった。Next, an embodiment of a method for manufacturing a thin film field effect transistor element array will be described with reference to FIG. Second
Figures (a) to (2) are process diagrams showing one embodiment of the manufacturing method of the present invention. In FIG. 2(a), an ITO film was deposited as a transparent conductive film 22 on a glass substrate 21 to a thickness of 50n+w by magnetron sputtering. The sheet resistance of this ITO film was 70Ω.
透明導電膜としてＩｎ２Ｏ，やＳｎＯ□を用いてもよい
。In2O or SnO□ may be used as the transparent conductive film.
さらに、オーミックコンタクトを形成するために、非晶
質シリコンのような半導体材料ドナーになる不純物を高
濃度にドープしたｎ型半魂体膜２３を堆積した０本実施
例ではＳ ｉ Ｈ４に１％の濃度のＰＨ３を混合したガ
スのグロー放電分解により堆積しており、その膜厚は２
０止ｍである。この膜は、非晶質シリコンを形成するた
めの他の既知の方法、例えば反応性スパッタ法でもよい
。Furthermore, in order to form an ohmic contact, an n-type half-body film 23 doped with a high concentration of an impurity that becomes a semiconductor material donor such as amorphous silicon is deposited. It is deposited by glow discharge decomposition of a gas mixed with PH3 at a concentration of 2.
It stops at 0 m. This film may be formed by other known methods for forming amorphous silicon, such as reactive sputtering.
ここで、第２図（ｂ）のようにドレイン電極線２４と表
示電極から引き出されたソース電極２５のパターンをフ
ォトリソグラフィ法により形成する。これは、前述した
ようなパターンをフォトレジストで形成し、ウェットエ
ツチング法あるいはドライエツチング法により高濃度ド
ープｎ型非晶質シリコン、ＩＴＯの各膜のフォトレジス
トでおおわれていない部分を除去し、そして、エツチン
グ後レジストを剥離することにより得られる。これによ
って第１のマスクを用いたフォトリソグラフィ工程が終
了する。Here, as shown in FIG. 2(b), a pattern of the drain electrode line 24 and the source electrode 25 drawn out from the display electrode is formed by photolithography. This involves forming the above-mentioned pattern with photoresist, removing the portions of the highly doped n-type amorphous silicon and ITO films that are not covered with the photoresist using wet etching or dry etching, and then , obtained by peeling off the resist after etching. This completes the photolithography process using the first mask.
次に第２図（ｃ）において、薄膜電界効果型トランジス
タの活性層となる半導体膜２６として、ＳｉＨ４のグロ
ー放電法によりノンドープ非晶質シリコンを厚さ５０ｒ
＋＋＋＋形成する。基板温度は２５０’ Ｃである。非
晶質シリコンの成膜法は、他の既知の方法、例えば反応
性スパッタ法でもよい。非晶質シリコンの膜厚は、１０
止ｍ以上あればよい。Next, in FIG. 2(c), non-doped amorphous silicon is deposited to a thickness of 50 r by the glow discharge method of SiH4 as a semiconductor film 26 which becomes the active layer of the thin film field effect transistor.
++++ form. The substrate temperature is 250'C. The method for forming the amorphous silicon film may be another known method, such as a reactive sputtering method. The film thickness of amorphous silicon is 10
It is sufficient if it is at least m.
非晶質シリコンの上にゲート絶縁膜を堆積する。A gate insulating film is deposited on the amorphous silicon.
本実施例では、この絶縁膜２７としてＳｉＨ４とＮ Ｈ
３ガスをグロー放電分解することにより形成した厚さ３
００ｎ ｍの窒化シリコン膜を用いている。絶縁膜２７
は酸化シリコン膜などの他の絶縁膜でもよい。In this embodiment, this insulating film 27 is made of SiH4 and N H
Thickness 3 formed by glow discharge decomposition of 3 gases
A 00 nm silicon nitride film is used. Insulating film 27
may be another insulating film such as a silicon oxide film.
ゲート金属となる金属膜２８として、アルミニウムをス
パッタ法により厚さ１２０止ｍ堆積する。金属材料は、
クロム、チタン、モリブデンなど他の物質でもよい、ま
た、形成法は蒸着法など他の形成法でもよい。As a metal film 28 serving as a gate metal, aluminum is deposited to a thickness of 120 mm by sputtering. The metal material is
Other materials such as chromium, titanium, and molybdenum may be used, and other forming methods such as vapor deposition may be used.
このように非晶質シリコン、窒化シリコン及びアルミニ
ウムの３層膜を堆積させた後、第２のマスクを用いてア
ルミニウムの不用な部分を除去し、ゲート電極を形成す
る。このエツチングは燐酸と硝酸の混合液をエツチング
液として用いたウェット法にて行った。このとき、１２
０ｎｍのアルミニウムは約４０秒でエツチングが終了す
る。レジスト２９が覆われていない部分のアルミニウム
がエツチングされてから、さらに３０秒のオーバーエツ
チングを行った。サイドエツチングは約１−であった（
第２図（ｄ） 、 （ｅ） ）。After depositing a three-layer film of amorphous silicon, silicon nitride, and aluminum in this manner, unnecessary portions of aluminum are removed using a second mask to form a gate electrode. This etching was performed by a wet method using a mixed solution of phosphoric acid and nitric acid as an etching solution. At this time, 12
Etching of aluminum with a thickness of 0 nm is completed in about 40 seconds. After the portions of aluminum not covered by the resist 29 were etched, overetching was performed for another 30 seconds. Side etching was approximately 1-(
Figure 2 (d), (e)).
次に第２図（ト）において、窒化シリコンと非晶質シリ
コンをＣＦ、ガスを用いたドライエツチング法により除
去する。エツチングはＣＦ４ガスを用い、１０ｍＴｏｒ
ｒ程度の真空度にすることにより異方性が強くなり、窒
化シリコンと非晶質シリコンは、レジストと同じ幅に加
工できる。このとき、表示電極部上に残されている高濃
度ドープｎ型非晶質シリコンも同時にエツチングされる
。Next, in FIG. 2(g), silicon nitride and amorphous silicon are removed by dry etching using CF and gas. Etching is performed using CF4 gas at 10mTor.
By creating a degree of vacuum of approximately r, the anisotropy becomes strong, and silicon nitride and amorphous silicon can be processed to have the same width as the resist. At this time, the highly doped n-type amorphous silicon remaining on the display electrode portion is also etched at the same time.
最後に、フォトレジストを除去することにより。Finally, by removing the photoresist.
ゲート電極２８の幅が窒化シリコン膜２７と非晶質シリ
コン２６の幅よりも狭い第２図（２）に示す薄膜電界効
果型トランジスタアレイが作製できる。このときの使用
したマスクはわずか２枚である。A thin film field effect transistor array shown in FIG. 2(2) in which the width of the gate electrode 28 is narrower than the widths of the silicon nitride film 27 and the amorphous silicon 26 can be manufactured. Only two masks were used at this time.
本願第１の発明の薄膜電界効果型トランジスタ素子アレ
イは、ゲート電極からのリーク電流が抑制され、また、
ゲート電極とドレイン線及びソース電極との間のリーク
電流の発生や短絡を防ぐことができる。In the thin film field effect transistor element array of the first invention of the present application, leakage current from the gate electrode is suppressed, and
It is possible to prevent leakage current and short circuit between the gate electrode and the drain line and source electrode.
また１本発明の薄膜電界効果型トランジスタ素子アレイ
の製造方法によれば、ゲート電極の幅がゲート絶縁膜及
び活性層である半導体層の幅より狭い薄膜電界効果型ト
ランジスタ素子アレイを２枚のマスクで形成でき、ゲー
ト電極からのリーク電流やゲート電極とソース電極との
短絡を防ぐことができ歩留りが向上する。本発明によれ
ば、簡易プロセスで大容量で、かつ表示品質のよいアク
ティブマトリックス型液晶デイスプレィを安価しこ作製
できる効果を有する。Further, according to the method for manufacturing a thin film field effect transistor element array of the present invention, a thin film field effect transistor element array in which the width of the gate electrode is narrower than the width of the gate insulating film and the semiconductor layer which is the active layer is fabricated using two masks. This can prevent leakage current from the gate electrode and short circuit between the gate electrode and the source electrode, improving yield. According to the present invention, an active matrix type liquid crystal display having a large capacity and good display quality can be manufactured at low cost using a simple process.
第１図は本願第１の発明の薄膜電界効果型トランジスタ
素子アレイのトランジスタ１素子の構造を示す斜視図、
第２図（ａ）〜（２）は本願第２の発明の薄膜電界効果
型トランジスタ素子アレイの製造方法の工程の一実施例
を示す工程図、第３図（ａ）は従来技術で作製した薄膜
電界効果型トランジスタ素子アレイの平面図、（ｂ）は
（ａ）のＡ−Ａ’線断面図、（ｃ）は（ａ）の［１−Ｂ
’線断面図である。
１２・・・ドレイン電極線 １３・・・表示電極１４
・・・ソース電極 １５・・・ゲート線１６・・
・非晶質シリコン １７・・・窒化シリコン１８・・
・アルミニウム ２２・・・透明導電膜２３・・・
ｎ型半導体膜 ２６・・・半導体２７・・・絶縁膜
２８・・・金属膜２９・・・フォトレジス
トFIG. 1 is a perspective view showing the structure of one transistor element of a thin film field effect transistor element array according to the first invention of the present application;
FIGS. 2(a) to 2(2) are process diagrams showing an example of the process for manufacturing a thin film field effect transistor element array according to the second invention of the present application, and FIG. A plan view of a thin film field effect transistor element array, (b) is a cross-sectional view taken along the line AA' in (a), and (c) is a cross-sectional view taken along the line [1-B] in (a).
'It is a line cross-sectional view. 12...Drain electrode line 13...Display electrode 14
...Source electrode 15...Gate line 16...
・Amorphous silicon 17...Silicon nitride 18...
・Aluminum 22...Transparent conductive film 23...
N-type semiconductor film 26... Semiconductor 27... Insulating film 28... Metal film 29... Photoresist
Claims (1)
なる表示電極と、該表示電極に接続されるソース電極と
が設けられ、該ドレイン電極線とソース電極に交差する
ように半導体膜、ゲート絶縁膜、ゲート電極が積層され
た薄膜電界効果型トランジスタ素子アレイにおいて、該
ゲート電極の幅を前記半導体膜及び前記ゲート絶縁膜の
幅よりも狭くしたことを特徴とする薄膜電界効果型トラ
ンジスタ素子アレイ。 ２、絶縁基板上に導電膜、ｎ型半導体膜からなる第１の
積層膜を順次形成し、第１のマスクを用いて該第１の積
層膜をエッチングすることによりドレイン電極線、表示
電極、該表示電極に接続されるソース電極のパターンを
形成する工程と、半導体膜、絶縁膜、第２の導電膜から
なる第２の積層膜を形成し、第２のマスクを用いて該第
２の積層膜をエッチングすることによりゲート線を形成
する工程とを含む薄膜電界効果型トランジスタ素子アレ
イの製造方法において、該第２の導電膜のみにサイドエ
ッチを生じさせ、該導電膜のパターンの幅を前記半導体
膜と前記絶縁膜の幅よりも狭く加工することを特徴とす
る薄膜電界効果型トランジスタ素子アレイの製造方法。[Claims] 1. A drain electrode line, a display electrode made of a transparent conductive film, and a source electrode connected to the display electrode are provided on an insulating substrate, and the drain electrode line and the source electrode intersect with each other. A thin film field effect transistor element array in which a semiconductor film, a gate insulating film, and a gate electrode are stacked, characterized in that the width of the gate electrode is narrower than the width of the semiconductor film and the gate insulating film. Thin film field effect transistor element array. 2. A first laminated film consisting of a conductive film and an n-type semiconductor film is sequentially formed on an insulating substrate, and the first laminated film is etched using a first mask to form drain electrode lines, display electrodes, forming a pattern of a source electrode connected to the display electrode; forming a second laminated film consisting of a semiconductor film, an insulating film, and a second conductive film; In a method for manufacturing a thin film field effect transistor element array including a step of forming a gate line by etching a laminated film, side etching is caused only in the second conductive film to reduce the width of the pattern of the conductive film. A method of manufacturing a thin film field effect transistor element array, characterized in that the width of the semiconductor film and the insulating film are processed to be narrower than the width of the semiconductor film and the insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081516A JPH01253964A (en) | 1988-04-01 | 1988-04-01 | Thin film field effect transistor element array and its manufacture |
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|---|---|---|---|
| JP63081516A JPH01253964A (en) | 1988-04-01 | 1988-04-01 | Thin film field effect transistor element array and its manufacture |
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|---|---|
| JPH01253964A true JPH01253964A (en) | 1989-10-11 |
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|---|---|
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6178166A (en) * | 1984-09-25 | 1986-04-21 | Matsushita Electric Ind Co Ltd | Thin-film transistor array and manufacture thereof |
| JPS61183622A (en) * | 1985-02-08 | 1986-08-16 | Seiko Instr & Electronics Ltd | Thin film transistor device and its manufacture |
-
1988
- 1988-04-01 JP JP63081516A patent/JPH01253964A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6178166A (en) * | 1984-09-25 | 1986-04-21 | Matsushita Electric Ind Co Ltd | Thin-film transistor array and manufacture thereof |
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