JPH01250162A - メモリライト方式 - Google Patents
メモリライト方式Info
- Publication number
- JPH01250162A JPH01250162A JP63077086A JP7708688A JPH01250162A JP H01250162 A JPH01250162 A JP H01250162A JP 63077086 A JP63077086 A JP 63077086A JP 7708688 A JP7708688 A JP 7708688A JP H01250162 A JPH01250162 A JP H01250162A
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- JP
- Japan
- Prior art keywords
- address
- memory
- control circuit
- circuit
- cpu
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 15
- 239000013256 coordination polymer Substances 0.000 claims description 3
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、DMAυ1ty11回路を用いたメモリラ
イト方式に関する。
イト方式に関する。
(従来の技術)
従来、この種のメモリライト方式では、DMA idl
t11回路にライト先となるメモリアドレスをセット
した後、該DM八へ、+制御回路に起動をかける一連の
処理をCPUが行ない、以後f)MA制御回路から順次
発生するアドレスデータに基いて、CPUが関与するこ
となく、メモリへのデータライトを行わせるようになさ
れていた。
t11回路にライト先となるメモリアドレスをセット
した後、該DM八へ、+制御回路に起動をかける一連の
処理をCPUが行ない、以後f)MA制御回路から順次
発生するアドレスデータに基いて、CPUが関与するこ
となく、メモリへのデータライトを行わせるようになさ
れていた。
(発明が解決しようとする課題)
しかしながら、このようなメモリライト方式にあっては
、−旦D M A tdl制御回路起動してしまうと、
もはやCPUが関与することなくメモリへのデータライ
トが行なわれるため、誤ってライト禁止がかけられてい
るメモリアドレスをDMA制御回路にCPLJがセット
してしまうと、メモリ内の例えばリードオンリーのエリ
アがデータ転送により破壊されてしまうという問題があ
った。
、−旦D M A tdl制御回路起動してしまうと、
もはやCPUが関与することなくメモリへのデータライ
トが行なわれるため、誤ってライト禁止がかけられてい
るメモリアドレスをDMA制御回路にCPLJがセット
してしまうと、メモリ内の例えばリードオンリーのエリ
アがデータ転送により破壊されてしまうという問題があ
った。
この発明の目的は、D M A ill 111回路に
ライト先となるメモリアドレスを誤ってセットしたよう
な場合、CPUが関与せずとも、メモリ内のリードオン
リーエリア等の破壊を防止できるようにしたメモリライ
ト方式を提供することにある。
ライト先となるメモリアドレスを誤ってセットしたよう
な場合、CPUが関与せずとも、メモリ内のリードオン
リーエリア等の破壊を防止できるようにしたメモリライ
ト方式を提供することにある。
[発明の構成]
(課題を解決するための手段)
この発明は、上記の目的を達成するためにDMA制御回
路にライト先となるメモリアドレスをセットしたのち、
該DMA制御回路に起動をかける一連の処理をCPUが
行ない、以後DMA制御回路から順次発生するアドレス
データに基いてCPUが関与することなくメモリへのデ
ータラインを行なわせるようにしたメモリライト方式に
おいて、 前記DMA制御回路のアドレスバス上に、該アドレスデ
ータがあらかじめセットされた基準アドレスと一致しな
いときに前記DMA制御回路の動作を停止させるライト
プロテクト回路を設け、該ライトプロテクト回路にCP
Uはメモリライトに先たち、ライト可能メモリアドレス
を基準アドレスとしてセットすることを特徴とするもの
である。
路にライト先となるメモリアドレスをセットしたのち、
該DMA制御回路に起動をかける一連の処理をCPUが
行ない、以後DMA制御回路から順次発生するアドレス
データに基いてCPUが関与することなくメモリへのデ
ータラインを行なわせるようにしたメモリライト方式に
おいて、 前記DMA制御回路のアドレスバス上に、該アドレスデ
ータがあらかじめセットされた基準アドレスと一致しな
いときに前記DMA制御回路の動作を停止させるライト
プロテクト回路を設け、該ライトプロテクト回路にCP
Uはメモリライトに先たち、ライト可能メモリアドレス
を基準アドレスとしてセットすることを特徴とするもの
である。
(作用)
このような構成によれば、ライトをプロテクト回路にC
PUがメモリライトに先だち、ライト可能メモリアドレ
スを基準アドレスとしてセットするため、DMA制御回
路にライト先となるメモリアドレスを誤ってセットした
ような場合には、ライトプロテクト回路の作用によりD
MA制御回路の動作が停止される。
PUがメモリライトに先だち、ライト可能メモリアドレ
スを基準アドレスとしてセットするため、DMA制御回
路にライト先となるメモリアドレスを誤ってセットした
ような場合には、ライトプロテクト回路の作用によりD
MA制御回路の動作が停止される。
(実施例)
第1図は本発明方式が適用されたコンピュータシステム
のハードウェア構成を示すブロック図である。
のハードウェア構成を示すブロック図である。
同図に示されるように、このコンピュータシステムはC
PU1.DMA制御回路2.入出力回路3、メモリ4及
びライトプロテクト回路5から構成されている。
PU1.DMA制御回路2.入出力回路3、メモリ4及
びライトプロテクト回路5から構成されている。
CPU1は、マイクロプロセッサを主体として構成され
、内蔵されたROM、RAMを利用して各種制mum能
を実現するようになされている。
、内蔵されたROM、RAMを利用して各種制mum能
を実現するようになされている。
DMA制御回路2は、DMAC−LSI等としてよく知
られたもので、CPU1からの制御で転送先アドレスを
プログラミング可能になされ、また−旦CPU1から起
動がかけられ後にあっては、DREQ信号、DACK信
号を入出力回路3とやりとりしながら、入出力回路3か
らメモリ4へのDMA転送を行なわゼるようなされてい
る。
られたもので、CPU1からの制御で転送先アドレスを
プログラミング可能になされ、また−旦CPU1から起
動がかけられ後にあっては、DREQ信号、DACK信
号を入出力回路3とやりとりしながら、入出力回路3か
らメモリ4へのDMA転送を行なわゼるようなされてい
る。
また、このDMA転送に際しては、アドレスバス上に順
次転送先アドレスを送出するものである。
次転送先アドレスを送出するものである。
ライトプロテクト回路5は、DMA制御回路2のアドレ
スバス上に設けられ、該アドレスバス上に送出されたア
ドレスデータがライトプロテクト回路5内にセットされ
た基準アドレスと−、致しない時には、DMA制御回路
2に対し動作停止を指令すると共に、同時にCPU1に
対し割込信号NMIを送り、ライト先アドレスのセット
誤りをCPU1に対し知らせるようになされている。ま
た、ライトプロテクト回路5内の基準アドレスは、CP
U1からの制御で基準アドレスを任意にプログラミング
可能になされている。
スバス上に設けられ、該アドレスバス上に送出されたア
ドレスデータがライトプロテクト回路5内にセットされ
た基準アドレスと−、致しない時には、DMA制御回路
2に対し動作停止を指令すると共に、同時にCPU1に
対し割込信号NMIを送り、ライト先アドレスのセット
誤りをCPU1に対し知らせるようになされている。ま
た、ライトプロテクト回路5内の基準アドレスは、CP
U1からの制御で基準アドレスを任意にプログラミング
可能になされている。
次に、以上の構成において、入出力回路3からメモリ4
へDMA転送を行なわせる場合の動作を説明する。
へDMA転送を行なわせる場合の動作を説明する。
CPU1内において、DMA転送を含む一連のプログラ
ムを実行させようとする場合、まずCPU1ではそのイ
ニシャル処理として、ライトプロテクト回路5内にメモ
リ4のライト可能なアドレスをセットする。
ムを実行させようとする場合、まずCPU1ではそのイ
ニシャル処理として、ライトプロテクト回路5内にメモ
リ4のライト可能なアドレスをセットする。
このライト可能なアドレスのセットは、できるだけ正確
に行なわねばならないことは言うまでもない。
に行なわねばならないことは言うまでもない。
このイニシャル処理に続いてルーチン処理が開始され、
DMA転送処理の部分が到来すると、よく知られている
ようにCPU1ではDMA制御回路2内に転送開始アド
レス、転送バイト数等の形でメモリ4内の転送アドレス
をセットし、その後DMA制御回路2に対し起動をかけ
る。
DMA転送処理の部分が到来すると、よく知られている
ようにCPU1ではDMA制御回路2内に転送開始アド
レス、転送バイト数等の形でメモリ4内の転送アドレス
をセットし、その後DMA制御回路2に対し起動をかけ
る。
すると、D M A !II Ia回路2からは順次ア
ドレスバス上に転送先アドレスが送出され、これと同時
にDMA制御回路2と入出力回路3との間で信号DRE
Q、DACKのやりとりが行なわれ、これにより入出力
回路3からメモリ4に対するDMA転送が行なわれる。
ドレスバス上に転送先アドレスが送出され、これと同時
にDMA制御回路2と入出力回路3との間で信号DRE
Q、DACKのやりとりが行なわれ、これにより入出力
回路3からメモリ4に対するDMA転送が行なわれる。
他方、CPU1がDMA制御回路2内に転送先アドレス
をセットする際に、転送先アドレスを誤ってセットして
いると、そのアドレスがアドレスバス上に送出した時点
で、ライトプロテクト回路5から停止指令信号がDMA
制御回路2へと送られ、これによりDMA転送動作が停
止され、同時にCPU1対して割込信INMIが送られ
、これに基きCPUlでは所定の処理を実現することに
よって、転送先アドレスのセット誤りを認識し、必要な
処置をとることとなる。
をセットする際に、転送先アドレスを誤ってセットして
いると、そのアドレスがアドレスバス上に送出した時点
で、ライトプロテクト回路5から停止指令信号がDMA
制御回路2へと送られ、これによりDMA転送動作が停
止され、同時にCPU1対して割込信INMIが送られ
、これに基きCPUlでは所定の処理を実現することに
よって、転送先アドレスのセット誤りを認識し、必要な
処置をとることとなる。
従って、イニシャル処理で実行されるライトプロテクト
回路5へのメモリ可能アドレスの設定が正しく行なわれ
ている限りにおいては、仮にルーチン処理内においてD
MA転送アドレスのセット誤りが生じたとしても、当該
アドレスに記憶されたメモリ4内のデータが誤って破壊
されるようなことはなくなる。
回路5へのメモリ可能アドレスの設定が正しく行なわれ
ている限りにおいては、仮にルーチン処理内においてD
MA転送アドレスのセット誤りが生じたとしても、当該
アドレスに記憶されたメモリ4内のデータが誤って破壊
されるようなことはなくなる。
[発明の効果]
以上の説明で明らかなように、この発明によればDMA
転送開始時の転送先アドレス設定処理を誤ったような場
合にも、転送先であるメモリのデータが不用意に破壊さ
れることはなくなり、このコンピュータシステムの信頼
性を向」ニさせることができ、しかもその為の構成とし
ても単にアドレスバス上のデータを基準データと比較し
て両者の不一致に基きD M A idl te1回路
に禁止をかけるだけであるから、格別のコストアップを
きたすことなく、しかも従来システムにそのまま適用す
ることが可能となる。
転送開始時の転送先アドレス設定処理を誤ったような場
合にも、転送先であるメモリのデータが不用意に破壊さ
れることはなくなり、このコンピュータシステムの信頼
性を向」ニさせることができ、しかもその為の構成とし
ても単にアドレスバス上のデータを基準データと比較し
て両者の不一致に基きD M A idl te1回路
に禁止をかけるだけであるから、格別のコストアップを
きたすことなく、しかも従来システムにそのまま適用す
ることが可能となる。
第1図は、本発明方式が適用されたコンピュータシステ
ムを示すブロック図である。 1・・・CPU 2・・・DMA制御回路 3・・・入出力回路 4・・・メモリ 5・・・ライトプロテクト回路
ムを示すブロック図である。 1・・・CPU 2・・・DMA制御回路 3・・・入出力回路 4・・・メモリ 5・・・ライトプロテクト回路
Claims (1)
- (1)DMA制御回路にライト先となるメモリアドレス
をセットしたのち、該DMA制御回路に起動をかける一
連の処理をCPUが行ない、以後DMA制御回路から順
次発生するアドレスデータに基いてCPUが関与するこ
となくメモリへのデータライトを行なわせるようにした
メモリライト方式において、 前記DMA制御回路のアドレスバス上に、該アドレスデ
ータがあらかじめセットされた基準アドレスと一致しな
いときに前記DMA制御回路の動作を停止させるライト
プロテクト回路を設け、該ライトプロテクト回路にCP
Uはメモリライトに先だち、ライト可能メモリアドレス
を基準アドレスとしてセットする、 ことを特徴とするメモリライト方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63077086A JPH01250162A (ja) | 1988-03-30 | 1988-03-30 | メモリライト方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63077086A JPH01250162A (ja) | 1988-03-30 | 1988-03-30 | メモリライト方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01250162A true JPH01250162A (ja) | 1989-10-05 |
Family
ID=13623971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63077086A Pending JPH01250162A (ja) | 1988-03-30 | 1988-03-30 | メモリライト方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01250162A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6202154B1 (en) | 1997-04-16 | 2001-03-13 | Hitachi,Ltd. | Data transfer controller, microcomputer and data processing system |
-
1988
- 1988-03-30 JP JP63077086A patent/JPH01250162A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6202154B1 (en) | 1997-04-16 | 2001-03-13 | Hitachi,Ltd. | Data transfer controller, microcomputer and data processing system |
US6496934B2 (en) | 1997-04-16 | 2002-12-17 | Hitachi, Ltd. | Data transfer controller, microcomputer and data processing system |
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