JPH01236898A - 保持メモリ制御方式 - Google Patents
保持メモリ制御方式Info
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- JPH01236898A JPH01236898A JP6462788A JP6462788A JPH01236898A JP H01236898 A JPH01236898 A JP H01236898A JP 6462788 A JP6462788 A JP 6462788A JP 6462788 A JP6462788 A JP 6462788A JP H01236898 A JPH01236898 A JP H01236898A
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- 230000014759 maintenance of location Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 10
- 230000000717 retained effect Effects 0.000 claims description 5
- 101100534112 Sus scrofa SPMI gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 101100009524 Anas platyrhynchos HSD17B12 gene Proteins 0.000 description 3
- 101100256975 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SIP2 gene Proteins 0.000 description 3
- 101100203850 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SPT2 gene Proteins 0.000 description 3
- 101100291461 Schizosaccharomyces pombe (strain 972 / ATCC 24843) spm2 gene Proteins 0.000 description 3
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Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、時分割交換機の通話路装置における保持メモ
リの制御方式に関するものである。
リの制御方式に関するものである。
(従来の技術)
第2図は従来の時分割通話路装置の時間スッチの構成を
示すブロック図である。
示すブロック図である。
図中、1は交換機全体の制御を司どる中央制御装置(C
P)、2は中央制御装置1からの指示によりSPババス
制御するSPババス御装置(SPBC)、3はSPオー
ダおよびアンサが伝達されるSPババス4はこのSP系
装置とSPババスとのインタフェースを司どるSPバス
インタフェース装置(SPIF)、5はSPバスインタ
フェース装置4からの情報に基づいて通話路を制御する
制御回路(CONT) 、6は時間スイッチ、7は制御
回路5からの情報に基づいて時間スイッチを制御する情
報を保持する保持メモリ(SCM)、8は保持メモリ7
からの情報に基づいて交換動作を行なう通話メモリ(S
PM)、9はタイムスロットが多重化された入ハイウェ
イ(入HW) 、10は入ハイウエイ9上のタイムスロ
ットが通話メモリ8により交換された結果が出力される
出ハイウェイ(出HW)である。
P)、2は中央制御装置1からの指示によりSPババス
制御するSPババス御装置(SPBC)、3はSPオー
ダおよびアンサが伝達されるSPババス4はこのSP系
装置とSPババスとのインタフェースを司どるSPバス
インタフェース装置(SPIF)、5はSPバスインタ
フェース装置4からの情報に基づいて通話路を制御する
制御回路(CONT) 、6は時間スイッチ、7は制御
回路5からの情報に基づいて時間スイッチを制御する情
報を保持する保持メモリ(SCM)、8は保持メモリ7
からの情報に基づいて交換動作を行なう通話メモリ(S
PM)、9はタイムスロットが多重化された入ハイウェ
イ(入HW) 、10は入ハイウエイ9上のタイムスロ
ットが通話メモリ8により交換された結果が出力される
出ハイウェイ(出HW)である。
つぎに保持メモリ7の制御動作について説明する。
中央制御装置1は呼制御情報に基づき、入ハイウェイ9
のタイムスロットTSjを出ハイウェイ10のタイムス
ロットTSiに交換することを識別すると、SPババス
御装置2、SPババス、SP/(スインタフエース装置
4を経由して、書込用SPオーダを制御回路5に送出す
る。ここで、SPオーダにはタイムスロットTSjのタ
イムスロット番号AとタイムスロットTSiのタイムス
ロット番号Bとが含まれている。
のタイムスロットTSjを出ハイウェイ10のタイムス
ロットTSiに交換することを識別すると、SPババス
御装置2、SPババス、SP/(スインタフエース装置
4を経由して、書込用SPオーダを制御回路5に送出す
る。ここで、SPオーダにはタイムスロットTSjのタ
イムスロット番号AとタイムスロットTSiのタイムス
ロット番号Bとが含まれている。
制御回路5は、まず、SPバスインタフェース装置4よ
り情報Aを保持メモリ7のアドレス情報として受信し、
さらに情報Bを保持メモリ7のデータとして受信する。
り情報Aを保持メモリ7のアドレス情報として受信し、
さらに情報Bを保持メモリ7のデータとして受信する。
その後、制御回路5は該アドレス情報およびデータを、
保持メモリ7のデータ受信時間内において、保持メモリ
7に送出し、保持メモリ7はこれを保持する。
保持メモリ7のデータ受信時間内において、保持メモリ
7に送出し、保持メモリ7はこれを保持する。
以上が保持メモリ7への書込動作であり、読出動作は、
読出用SPオーダで情報Aを指定すれば、情報Bが読出
せる。
読出用SPオーダで情報Aを指定すれば、情報Bが読出
せる。
なお、第2図の例では、入ハイウェイ9、出ハイウェイ
10ともに1フレームに1024タイムスロツトが多重
されていて、1タイムスロツトは24ビツトのワードで
構成されている。この場合通話メモリ8の容量は、10
24ワード×24ビツトが必要であり、保持メモリの容
量はその各ワードをアドレス指定するための1024ワ
ード×10ビツトが必要である。
10ともに1フレームに1024タイムスロツトが多重
されていて、1タイムスロツトは24ビツトのワードで
構成されている。この場合通話メモリ8の容量は、10
24ワード×24ビツトが必要であり、保持メモリの容
量はその各ワードをアドレス指定するための1024ワ
ード×10ビツトが必要である。
ところで、通常、通話メモリ8と保持メモリ7とは、同
一の回路即ちこの場合、24ビツトのワードで構成して
回路を共用化しており、モード指定により、通話メモリ
8又は保持メモリ7として機能する。従ワて、保持メモ
リ7は、1024ワード×24ビツトの容量のうちの1
024ワード×10ビツトだけ使用していることになる
。
一の回路即ちこの場合、24ビツトのワードで構成して
回路を共用化しており、モード指定により、通話メモリ
8又は保持メモリ7として機能する。従ワて、保持メモ
リ7は、1024ワード×24ビツトの容量のうちの1
024ワード×10ビツトだけ使用していることになる
。
(発明が解決しようとする問題点)
しかしながら上記構成の装置では、保持メモリと通話路
メモリとの回路を共用化したことによって保持メモリの
容量の方が通話メモリの容量より少ない使い方となって
いるため、保持メモリにおいてはメモリ容量を充分使い
切っておらず、経済性が劣るという問題点があった。
メモリとの回路を共用化したことによって保持メモリの
容量の方が通話メモリの容量より少ない使い方となって
いるため、保持メモリにおいてはメモリ容量を充分使い
切っておらず、経済性が劣るという問題点があった。
本発明は上記問題点に鑑み、保持メモリにおけるメモリ
容量の使用率を増大させ、経済性に優れた保持メモリ制
御方式を提供することを目的とする。
容量の使用率を増大させ、経済性に優れた保持メモリ制
御方式を提供することを目的とする。
(問題点を解決するための手段)
本発明は前記問題点を解決するために、時分割交換機の
通話メモリを制御する保持メモリに対して上位から書込
オーダとアドレスの指定と書込情報の指定とを行ない時
系列で各アドレスを更新して書込情報の書込みを行なう
保持メモリ制御方式において、保持メモリにデータを書
込む際に予め保持メモリの該当アドレスのデータを読出
してそのビット列のうちの一部分を新データに書替えて
保持し、前記ビット列の残りの部分に前記読出した旧デ
ータを保持し、保持メモリに対して前記保持した新デー
タと旧データとを書込むべく書込オーダを送出する保持
メモリ制御方式とした。
通話メモリを制御する保持メモリに対して上位から書込
オーダとアドレスの指定と書込情報の指定とを行ない時
系列で各アドレスを更新して書込情報の書込みを行なう
保持メモリ制御方式において、保持メモリにデータを書
込む際に予め保持メモリの該当アドレスのデータを読出
してそのビット列のうちの一部分を新データに書替えて
保持し、前記ビット列の残りの部分に前記読出した旧デ
ータを保持し、保持メモリに対して前記保持した新デー
タと旧データとを書込むべく書込オーダを送出する保持
メモリ制御方式とした。
(作 用)
本発明によれば、保持メモリにデータを書込む際に、予
め保持メモリの該当アドレスのデータが読出されてその
ビット列のうちの一部分のデータが新データに書替えら
れて保持され、そして残りの部分のデータはそのままの
旧データが保持され、引続き書込オーダが送出されて、
前記保持された新データと旧データとが保持メモリに書
込まれる。
め保持メモリの該当アドレスのデータが読出されてその
ビット列のうちの一部分のデータが新データに書替えら
れて保持され、そして残りの部分のデータはそのままの
旧データが保持され、引続き書込オーダが送出されて、
前記保持された新データと旧データとが保持メモリに書
込まれる。
(実施例)
第1図は本発明の一実施例として示した保持メモリのデ
ータ書替手順の説明図である。この系の全体の構成は第
2図におけると同様であるがその要部をとり出して記載
しである。
ータ書替手順の説明図である。この系の全体の構成は第
2図におけると同様であるがその要部をとり出して記載
しである。
同図において、11は保持メモリ(SCM)で、時系列
の各アドレス#1・・・・・・n・・・・・・に対して
、各2・4ビツトによるビット列を構成し、下位10ビ
ツトには、第2図における通話メモリ8と同様な一方の
通話メモリSPMI (図示せず)に対する制御デー
タが書込まれ、上位10ビツトには同様に他方の通話メ
モリSPM2 (図示せず)に対する制御データが書
込まれるようにしている。そして残りの上位4ビツトは
、この場合、未使用である。12は中央制御装置(CP
)で、基本動作は第2図の中央制御装置1と同等である
が、書込動作に先だって後記の読出動作を行なうように
している。なお、中央制御装置12と保持メモリ11と
の間には第2図におけると同様に、SPババス御装置(
SPBC) 、SPバスインタフェース装置(SPIF
)、制御装置(CONT)があるが、同図においてはそ
の記載を省略している。
の各アドレス#1・・・・・・n・・・・・・に対して
、各2・4ビツトによるビット列を構成し、下位10ビ
ツトには、第2図における通話メモリ8と同様な一方の
通話メモリSPMI (図示せず)に対する制御デー
タが書込まれ、上位10ビツトには同様に他方の通話メ
モリSPM2 (図示せず)に対する制御データが書
込まれるようにしている。そして残りの上位4ビツトは
、この場合、未使用である。12は中央制御装置(CP
)で、基本動作は第2図の中央制御装置1と同等である
が、書込動作に先だって後記の読出動作を行なうように
している。なお、中央制御装置12と保持メモリ11と
の間には第2図におけると同様に、SPババス御装置(
SPBC) 、SPバスインタフェース装置(SPIF
)、制御装置(CONT)があるが、同図においてはそ
の記載を省略している。
つぎに保持メモリ11のデータ書替手順をアドレス#n
を例にして説明する。
を例にして説明する。
まず、手順1では、保持メモリ11のアドレス#nには
、下位10ビツトにSPMI用の制御データ“amが、
そして上位10ビツトにSPM2用の制御データ′b”
が格納されており、これら20ビツトの制御データを中
央制御装置12の指示により読出す。なお、この読出動
作は、第2図で説明した保持メモリ7の読出動作と同一
である。
、下位10ビツトにSPMI用の制御データ“amが、
そして上位10ビツトにSPM2用の制御データ′b”
が格納されており、これら20ビツトの制御データを中
央制御装置12の指示により読出す。なお、この読出動
作は、第2図で説明した保持メモリ7の読出動作と同一
である。
つぎに、手順2では、中央制御装置12において、手順
1で保持メモリ11から読取った20ビツトのデータの
うち、例えばSPM2用の制御データ“b”を新データ
“Coに置換する。
1で保持メモリ11から読取った20ビツトのデータの
うち、例えばSPM2用の制御データ“b”を新データ
“Coに置換する。
更に手順3では、中央制御装置12の指示により、前記
手順2で準備した20ビツトの制御データ′a1 “C
”を保持メモリ11のアドレス#nに書込む。なお、こ
の書込動作は、第2図で説明した保持メモリ7の書込動
作と同一である。
手順2で準備した20ビツトの制御データ′a1 “C
”を保持メモリ11のアドレス#nに書込む。なお、こ
の書込動作は、第2図で説明した保持メモリ7の書込動
作と同一である。
このようにして、通話メモリSPMI用の制御データは
前回制御データ“a″のままで、通話メモリSPM2用
の制御データは前回の制御データ“b”から今回の制御
データCに書替えられる。
前回制御データ“a″のままで、通話メモリSPM2用
の制御データは前回の制御データ“b”から今回の制御
データCに書替えられる。
なお、通話メモリSPMI用の制御データを書替えると
きは、手順2において、下位10ビツトの制御データ′
a′″を例えば新データ“d”に置換し、手順3におい
て、手順2で準備した20ビツトの制御データlI d
II “blを保持メモリ11のアドレス#nに書
込む。
きは、手順2において、下位10ビツトの制御データ′
a′″を例えば新データ“d”に置換し、手順3におい
て、手順2で準備した20ビツトの制御データlI d
II “blを保持メモリ11のアドレス#nに書
込む。
(発明の効果)
以上説明したように本発明によれば、保持メモリの同一
のアドレスに対するビット列を分割して、各分割のビッ
ト列毎にそのデータと新データに書替え、あるいは旧デ
ータのままに保持できるようにしたので、この分割の各
ビット列のデータを複数のそれぞれの通話メモリに選択
的に振り分けて使用することにより、前記分割前のビッ
ト列のビット数を通話メモリのビット列のビット数と同
等にすることができ、よって保持メモリの容量が有効に
活用されて経済性に優れた保持メモリ制御方式となる。
のアドレスに対するビット列を分割して、各分割のビッ
ト列毎にそのデータと新データに書替え、あるいは旧デ
ータのままに保持できるようにしたので、この分割の各
ビット列のデータを複数のそれぞれの通話メモリに選択
的に振り分けて使用することにより、前記分割前のビッ
ト列のビット数を通話メモリのビット列のビット数と同
等にすることができ、よって保持メモリの容量が有効に
活用されて経済性に優れた保持メモリ制御方式となる。
第1図は本発明の実施例を示す保持メモリのデータ書替
手順の説明図、第2図は従来の時分割通話路装置の時間
スイッチの構成図である。 11・・・保持メモリ 12・・・中央制御装置 SPMI、SPM2・・・通話メモリ (4+q@2) ロゴ5=工=匪=]読出テ―り [!=工][]嘗払込−7保持メし・j第1 図
手順の説明図、第2図は従来の時分割通話路装置の時間
スイッチの構成図である。 11・・・保持メモリ 12・・・中央制御装置 SPMI、SPM2・・・通話メモリ (4+q@2) ロゴ5=工=匪=]読出テ―り [!=工][]嘗払込−7保持メし・j第1 図
Claims (1)
- 【特許請求の範囲】 時分割交換機の通話メモリを制御する保持メモリに対し
て上位から書込オーダとアドレスの指定と書込情報の指
定とを行ない時系列で各アドレスを更新して書込情報の
書込みを行なう保持メモリ制御方式において、 保持メモリにデータを書込む際に予め保持メモリの該当
アドレスのデータを読出してそのビット列のうちの一部
分を新データに書替えて保持し、前記ビット列の残りの
部分に前記読出した旧データを保持し、 保持メモリに対して前記保持した新データと旧データと
を書込むべく書込オーダを送出することを特徴とする保
持メモリ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6462788A JPH01236898A (ja) | 1988-03-17 | 1988-03-17 | 保持メモリ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6462788A JPH01236898A (ja) | 1988-03-17 | 1988-03-17 | 保持メモリ制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01236898A true JPH01236898A (ja) | 1989-09-21 |
Family
ID=13263682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6462788A Pending JPH01236898A (ja) | 1988-03-17 | 1988-03-17 | 保持メモリ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01236898A (ja) |
-
1988
- 1988-03-17 JP JP6462788A patent/JPH01236898A/ja active Pending
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