JP2798485B2 - 書き込み可能不揮発性メモリ - Google Patents
書き込み可能不揮発性メモリInfo
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- JP2798485B2 JP2798485B2 JP20024490A JP20024490A JP2798485B2 JP 2798485 B2 JP2798485 B2 JP 2798485B2 JP 20024490 A JP20024490 A JP 20024490A JP 20024490 A JP20024490 A JP 20024490A JP 2798485 B2 JP2798485 B2 JP 2798485B2
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- holding circuit
- memory cell
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は書き込み可能不揮発性メモリ（以下、PROMと
いう）に関し、特にそのデータ書き込み速度の改善に関
する。
いう）に関し、特にそのデータ書き込み速度の改善に関
する。
［従来の技術］ 従来のPROMにおけるのデータ書き込み用の回路は、第
３図のようになっている。データ端子201から入力され
たデータは、アドレスバス202の下記信号203によりデー
タ保持回路205のどこへ書き込むかを選択するセレクタ
回路204を通りデータ保持回路205に送られる。送られた
データはデータ入力要求端子206からのデータ入力要求
信号207に同期してデータ保持回路205内に保持される。
このような動作を繰り返して行い、データ保持回路205
にすべてデータの書き込みが完了すると、メモリセル書
き込み端子208よりのメモリセル書き込み要求信号209に
より書き込み回路211がデータ保持回路205内の全てのデ
ータをメモリセル210に同時に書き込む。
３図のようになっている。データ端子201から入力され
たデータは、アドレスバス202の下記信号203によりデー
タ保持回路205のどこへ書き込むかを選択するセレクタ
回路204を通りデータ保持回路205に送られる。送られた
データはデータ入力要求端子206からのデータ入力要求
信号207に同期してデータ保持回路205内に保持される。
このような動作を繰り返して行い、データ保持回路205
にすべてデータの書き込みが完了すると、メモリセル書
き込み端子208よりのメモリセル書き込み要求信号209に
より書き込み回路211がデータ保持回路205内の全てのデ
ータをメモリセル210に同時に書き込む。
第４図はその動作のタイミングチャートである。この
従来の書き込み動作においてデータ入力期間240は、非
常に高速に動作するのに対しデータ書き込み期間241
は、PROMの特性からデータ入力期間240に比較してきわ
めて長い時間が必要である。
従来の書き込み動作においてデータ入力期間240は、非
常に高速に動作するのに対しデータ書き込み期間241
は、PROMの特性からデータ入力期間240に比較してきわ
めて長い時間が必要である。
［発明が解決しようとする課題］ 前述した従来の書き込み回路は、その以前のデータバ
スからの１組の入力ごとに書き込みを行う方式に比べ、
複数のデータをデータ保持回路に一旦保持してこれらデ
ータを同時に書き込むことで、同じ容量のメモリの場合
第４図のデータ書き込み期間241の回数を数分の１にす
ることができ、その総和を結果的に数分の１にできる。
またデータ入力期間240は、ほとんど無視できるため結
果的に書き込み総時間を大幅に低下することができた。
スからの１組の入力ごとに書き込みを行う方式に比べ、
複数のデータをデータ保持回路に一旦保持してこれらデ
ータを同時に書き込むことで、同じ容量のメモリの場合
第４図のデータ書き込み期間241の回数を数分の１にす
ることができ、その総和を結果的に数分の１にできる。
またデータ入力期間240は、ほとんど無視できるため結
果的に書き込み総時間を大幅に低下することができた。
しかし、さらにPROMの大容量化が進むと、１回のデー
タ入力期間240で入力するデータ量を多くせざるを得
ず、そうなるとこのデータ入力期間240も無視できなく
なる。
タ入力期間240で入力するデータ量を多くせざるを得
ず、そうなるとこのデータ入力期間240も無視できなく
なる。
［発明の従来技術に対する相違点］ 本発明は従来の書き込み回路の入力端子類を全く変更
せずに、データ保持回路205とメモリセル210の間に第２
のデータ保持回路を追加し、データ入力期間240とデー
タ書き込み期間241を同時平行して実行できるという相
違点がある。
せずに、データ保持回路205とメモリセル210の間に第２
のデータ保持回路を追加し、データ入力期間240とデー
タ書き込み期間241を同時平行して実行できるという相
違点がある。
［課題を解決するための手段］ 本発明の書き込み可能不揮発性メモリは、不揮発性メ
モリから成るメモリセルと、データ入力要求信号に同期
してメモリセルの書き込みデータ列を順次保持する第１
のデータ保持回路と、メモリセルへの書き込み要求信号
が非活性時にデータ列が入力される第２のデータ保持回
路とを有し、書き込み要求信号の活性時に第２のデータ
保持回路のデータ列をメモリセルへ同時に書き込むと共
に、第１のデータ保持回路へ次のデータ列を順次保持さ
せるものである。
モリから成るメモリセルと、データ入力要求信号に同期
してメモリセルの書き込みデータ列を順次保持する第１
のデータ保持回路と、メモリセルへの書き込み要求信号
が非活性時にデータ列が入力される第２のデータ保持回
路とを有し、書き込み要求信号の活性時に第２のデータ
保持回路のデータ列をメモリセルへ同時に書き込むと共
に、第１のデータ保持回路へ次のデータ列を順次保持さ
せるものである。
［実施例］ 次に本発明の実施例を第１図と第２図を参照して説明
する。
する。
尚、第３図に示した従来例と同一部分には同一符号を
付して重複する説明は省略する。本実施例の従来例との
違いは、第２のデータ保持回路100がデータ保持回路205
とメモリセル210の間に挿入され、その保持要求信号と
してメモリセル書き込み要求信号209が入力されている
点であり、このデータ保持回路100はデータ保持回路205
と同容量となっている。本実施例では第２のデータ保持
回路100は、書き込み要求信号209が要求状態ではデータ
保持回路205からのデータを保持した状態となり、その
保持されたデータはその出力に表れる。一方、要求状態
でないときは、データ保持回路205からのデータを保持
することなく、そのまま出力に表れるものである。すな
わち、書き込み要求信号209が要求状態の期間では第２
のデータ保持回路100に保持されているデータは不変で
あり、書き込み要求信号209が要求状態でない期間で
は、第２のデータ保持回路100の出力に表れるデータは
データ保持回路205の出力データとなって変更可能とな
っている。
付して重複する説明は省略する。本実施例の従来例との
違いは、第２のデータ保持回路100がデータ保持回路205
とメモリセル210の間に挿入され、その保持要求信号と
してメモリセル書き込み要求信号209が入力されている
点であり、このデータ保持回路100はデータ保持回路205
と同容量となっている。本実施例では第２のデータ保持
回路100は、書き込み要求信号209が要求状態ではデータ
保持回路205からのデータを保持した状態となり、その
保持されたデータはその出力に表れる。一方、要求状態
でないときは、データ保持回路205からのデータを保持
することなく、そのまま出力に表れるものである。すな
わち、書き込み要求信号209が要求状態の期間では第２
のデータ保持回路100に保持されているデータは不変で
あり、書き込み要求信号209が要求状態でない期間で
は、第２のデータ保持回路100の出力に表れるデータは
データ保持回路205の出力データとなって変更可能とな
っている。
本実施例の動作は、第２図における最初の書き込み期
間301と次の書き込み期間302にわけて説明する。まず最
初の書き込み期間301では第１図のデータ入力端子201か
ら入力されたデータがアドレスバス202の下位信号203に
よりデータ保持回路205のどこへ書き込むかを選択する
セレクタ回路204を通り送られる。送られたデータはデ
ータ入力要求信号206からのデータ入力要求信号207に同
期してデータ保持回路205内に保持される。この最初の
書き込み期間ではメモリセル書き込み端子208からは、
メモリセル書き込み要求信号209が要求状態でないた
め、データ保持回路205のデータは、そのまま第２のデ
ータ保持回路100に入力され、その出力に現れる。一連
のデータの書き込みが完了した時点で全てのデータはデ
ータ保持回路205に保持され、その出力に表れた同デー
タは第２のデータ保持回路100の出力にも表れている。
その後、メモリセル書き込み端子208よりメモリセル書
き込み要求信号209が要求状態となると、第２のデータ
保持回路100の中のデータは保持状態となり、そのまま
メモリセル210に書き込まれる。尚、この最初の書き込
み期間301の時間は従来の技術の場合と同じ時間が必要
である。
間301と次の書き込み期間302にわけて説明する。まず最
初の書き込み期間301では第１図のデータ入力端子201か
ら入力されたデータがアドレスバス202の下位信号203に
よりデータ保持回路205のどこへ書き込むかを選択する
セレクタ回路204を通り送られる。送られたデータはデ
ータ入力要求信号206からのデータ入力要求信号207に同
期してデータ保持回路205内に保持される。この最初の
書き込み期間ではメモリセル書き込み端子208からは、
メモリセル書き込み要求信号209が要求状態でないた
め、データ保持回路205のデータは、そのまま第２のデ
ータ保持回路100に入力され、その出力に現れる。一連
のデータの書き込みが完了した時点で全てのデータはデ
ータ保持回路205に保持され、その出力に表れた同デー
タは第２のデータ保持回路100の出力にも表れている。
その後、メモリセル書き込み端子208よりメモリセル書
き込み要求信号209が要求状態となると、第２のデータ
保持回路100の中のデータは保持状態となり、そのまま
メモリセル210に書き込まれる。尚、この最初の書き込
み期間301の時間は従来の技術の場合と同じ時間が必要
である。
次に、次のデータ書き込み期間302について説明す
る。この期間は、最初の書き込み期間301のデータ書き
込み期間241の間に開始することができる。最初のデー
タのためのメモリセル書き込み要求信号209が要求状態
のままデータ入力要求端子206からデータ入力要求信号2
07が、データ保持回路205に入力され、次のデータが保
持されていっても、最初のデータのメモリセル210への
書き込み動作は第２のデータ保持回路100によって保証
される。次に、全ての次のデータ入力が完了すると最初
のデータの書き込み期間が完了するのを待って、すぐに
次のデータのデータ書き込み期間241を開始できる。こ
のように以降の動作も同様に１つ前の期間の完了を待た
ずに同時進行が可能となる。
る。この期間は、最初の書き込み期間301のデータ書き
込み期間241の間に開始することができる。最初のデー
タのためのメモリセル書き込み要求信号209が要求状態
のままデータ入力要求端子206からデータ入力要求信号2
07が、データ保持回路205に入力され、次のデータが保
持されていっても、最初のデータのメモリセル210への
書き込み動作は第２のデータ保持回路100によって保証
される。次に、全ての次のデータ入力が完了すると最初
のデータの書き込み期間が完了するのを待って、すぐに
次のデータのデータ書き込み期間241を開始できる。こ
のように以降の動作も同様に１つ前の期間の完了を待た
ずに同時進行が可能となる。
［発明の効果］ 以上説明したように本発明は、メモリセルとデータ保
持回路との間に第２のデータ保持回路を設けたため、デ
ータのメモリセルへの書き込みと次のデータの入力を平
行して実行することができ、実質的にPROMの書き込み時
間を低減する効果がある。
持回路との間に第２のデータ保持回路を設けたため、デ
ータのメモリセルへの書き込みと次のデータの入力を平
行して実行することができ、実質的にPROMの書き込み時
間を低減する効果がある。
第１図は本発明の一実施例に係るPROMを示すブロック
図、第２図はその動作を説明するタイミングチャート、
第３図は従来例のPROMを示すブロック図、第４図はその
動作を説明するタイミングチャートである。 100……第２のデータ保持回路、 201……データ端子、 202……アドレスバス、 203……アドレスバスの下位信号、 204……セレクタ回路、 205……データ保持回路、 206……データ入力要求端子、 207……データ入力要求信号（ハイレベルで要求状
態）、 208……メモリセル書き込み端子、 209……メモリセル書き込み要求信号、 210……メモリセル、 211……書き込み回路、 240……データ入力期間、 241……データ書き込み期間、 301……最初の書き込み期間、 302……次の書き込み期間。
図、第２図はその動作を説明するタイミングチャート、
第３図は従来例のPROMを示すブロック図、第４図はその
動作を説明するタイミングチャートである。 100……第２のデータ保持回路、 201……データ端子、 202……アドレスバス、 203……アドレスバスの下位信号、 204……セレクタ回路、 205……データ保持回路、 206……データ入力要求端子、 207……データ入力要求信号（ハイレベルで要求状
態）、 208……メモリセル書き込み端子、 209……メモリセル書き込み要求信号、 210……メモリセル、 211……書き込み回路、 240……データ入力期間、 241……データ書き込み期間、 301……最初の書き込み期間、 302……次の書き込み期間。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/00
Claims (1)
- 【請求項１】不揮発性メモリから成るメモリセルと、デ
ータ入力要求信号に同期して前記メモリセルの書き込み
データ列を順次保持する第１のデータ保持回路と、前記
メモリセルへの書き込み要求信号が非活性時に前記デー
タ列が入力される第２のデータ保持回路とを有し、前記
書き込み要求信号の活性時に前記第２のデータ保持回路
のデータ列を前記メモリセルへ同時に書き込むと共に、
前記第１のデータ保持回路へ次のデータ列を順次保持さ
せることを特徴とする書き込み可能不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20024490A JP2798485B2 (ja) | 1990-07-26 | 1990-07-26 | 書き込み可能不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20024490A JP2798485B2 (ja) | 1990-07-26 | 1990-07-26 | 書き込み可能不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0489698A JPH0489698A (ja) | 1992-03-23 |
| JP2798485B2 true JP2798485B2 (ja) | 1998-09-17 |
Family
ID=16421191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20024490A Expired - Fee Related JP2798485B2 (ja) | 1990-07-26 | 1990-07-26 | 書き込み可能不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798485B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751129B1 (en) * | 2002-05-21 | 2004-06-15 | Sandisk Corporation | Efficient read, write methods for multi-state memory |
| JP2010129106A (ja) * | 2008-11-25 | 2010-06-10 | Samsung Electronics Co Ltd | 不揮発性半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2635631B2 (ja) * | 1987-11-18 | 1997-07-30 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JPH01166396A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 半導体記憶装置 |
| JPH0713860B2 (ja) * | 1988-11-25 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
-
1990
- 1990-07-26 JP JP20024490A patent/JP2798485B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0489698A (ja) | 1992-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |