JPH01236383A

JPH01236383A - マルチプロセッサ制御装置

Info

Publication number: JPH01236383A
Application number: JP63061988A
Authority: JP
Inventors: Kazumasa Enami; 榎並　和雅; Nobuyuki Yagi; 伸行八木; Ryoichi Yajima; 矢島　亮一; Kiyomasa Kanai; 金井　清昌; Shigemi Mikami; 三上　繁実; Nobuyuki Sasaki; 信之佐々木; Koji Hoshino; 浩二星野; Kazuhiro Harukawa; 和弘春川
Original assignee: Toshiba Corp; Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Toshiba Corp; Japan Broadcasting Corp
Priority date: 1988-03-17
Filing date: 1988-03-17
Publication date: 1989-09-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えば映像信号のリアルタイム処理に用い
られるデジタル映像信号処理用ＬＳＩの内部に設けて有
効なマルチプロセッサ制御装置に関する。

（従来の技術）一般に、デジタル映像信号処理システムでは、映像信号
の処理目的に応じて複数の演算処理が必要である。そこ
で、各演算部に対して命令を個々に与える必要があるが
、プログラムメモリから各演算部に処理時期に応じて命
令デコーダを介して与えると、必要な演算結果を得るま
でに時間が不足することがある。さらに、映像信号処理
システムにおいては同時に目的の異なる演算を行なって
も良い場合がある。そこで、複数の演算部に同時に夫々
の命令を与えるとすると、命令全体のビット幅を増加し
なければならず、それだけプログラムメモリの命令領域
を拡大しなければならない。

（発明が解決しようとする課題）上記のように映像信号処理システムでは、複数の演算部
を同時に演算させたり、−度命令を与えれば以後は同じ
命令でも良い場合ある。これに対して、演算部が要求す
るときのみその都度プロダラムメモリをアクセスしたの
では、リアルタイム処理に不都合が生じたり、また同時
に多くの命令を与える構成にするとビット幅を大きくし
なければならない問題かある。

そこでこの発明は、命令のビット幅を拡大する必要がな
く、また各演算部に対する命令を遅滞なく与えることが
でき、リアルタイム処理に有効なマルチプロセッサ制御
装置を提供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明では、複数のデータ処理部に対する複数のプロ
グラムを格納したプログラムメモリと、このプログラム
メモリから読み出された命令をデコードする命令デコー
ダとを有し、上記複数のデータ処理部の処理の開始毎に
前記プログラムメモリがアクセスされるのを略するため
に、命令デコーダでデコードされた基本の命令コードを
予め各データ処理部に対応した領域に夫々の命令コード
を記憶できるコントロールメモリを設けた構成とするも
のである。

（作用）上記の手段により、コントロールメモリには夫々の演算
処理部（例えば掛算、加算、比較など）の命令が予め用
意されているので、プログラムメモリをアクセスするこ
となく、フラッグあるいは同期信号などによりデータ処
理部を起動すれば即座に所定の処理を得ることができる
。

（実施例）以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、１００はプログラ
ムメモリであり、例えばＬＳＩの外部に設けられプログ
ラム格納容量を拡大しやすいようになされている。プロ
グラムメモリ１００から読み出されたプログラムデータ
は、ＬＳＩ内部の命令デコーダ２００に供給されデコー
ドされる。

デコードされた命令コードは、コントロールメモリ３０
０に格納される。コントロールメモリ３００は、このＬ
ＳＩ内部の複数のデータ処理部Ｄ　Ｐ　（１）〜Ｄ　Ｐ
　（ｎ）に対応して各処理部の固有の命令コード記憶領
域Ｍ（１）〜Ｍ（ｎ）を有する。

ここで最初に各データ処理部Ｄ　Ｐ　（１）〜Ｄ　Ｐ　
（ｎ）の命令コードを各対応する記憶領域Ｍ（１）〜Ｍ
（ｎ）に格納する場合には、例えばホストコンピュータ
から、ＬＳＩ内部に設けられているアドレス制御部（図
示せず）に対してレジスタを介してプログラム読取りア
ドレスが与えられる。これにより、プログラムメモリ１
００からは必要なプログラムデータが読取られ命令デコ
ーダ２００を通じてコントロールメモリ３００の各領域
に順次格納される。

これにより、ＬＳＩ内部の各データ処理部の受持ち処理
が決り、ＬＳＩ内部全体の機能２例えば入力映像信号の
合成や利得制御機能が構築される。

本実施例は、映像信号処理を行なう場合、同期信号周期
で、ある一定の処理を行なうことが多い場合に有効であ
る。たとえば、バースト信号到来時にはそれを抽出して
色利得制御データを算出する。

また同期信号到来時には、映像信号の実時間アドレスを
初期値に戻し次の同期信号到来時までインクリメントす
る。また同期信号期間を利用してデータ（係数など）の
書替え処理を行なう。このような場合に、その都度、各
データ処理部のプログラムをアクセスによりメモリから
読取ったのでは、アクセスタイムに不足が生じデータの
欠落を生じるが、本実施例では、例えば同期信号そのも
のをデータ処理部のトリガとして利用したり、また他の
データ処理部のフラッグを利用することにより、次のデ
ータ処理部を自動的に遅滞なく動作させることができる
。また、プログラムメモリ１００からの命令は、予めコ
ントロールメモリ３００に格納されるので、ビット幅を
大きくする必要もない。

第２図はこの発明を使用したデジタル映像信号処理シス
テムのブロック図であり、ネットワーク部２０には、１
７ビツトの２つの外部映像信号ＡＩ、Ｂｌを入力するこ
とができる。この他にも１７ビツトの入力部が用意され
、全体で３２ある。

ネットワーク部２０は、複数（例えば４８系統）の１７
ビツト出力部を有し、例えば第１７番目から第４８番目
の出力部を２組づつまとめ各組をプログラマブル演算処
理部２１　（０１）〜２１　（１１３）にそれぞれ接続
している。プログラマブル演算処理部２１　（０１）〜
２１　（１１３）の各出力はそれぞれネットワーク部２
０の例えば第１７番目から第３２番目までの入力部に接
続されている。ネットワーク部２０には、最終的な映像
出力を得るための出力部が設けられている。出力部は複
数（例えば第１番目から第１６番目まで）設けられ、次
段の同様なネットワーク部に接続することができる。

２２はメイン制御部であり、ネットワーク部２０、演算
処理部２１　（０１）〜２１　（ｌＢ）の各制御部に対
して制御信号を与える。

上記のシステムで扱われる入力デジタル信号形式は、同
図（ｂ）に示すように全体で１７ビツトであり、その内
１ビットが同期信号情報として利用され、残りのビット
が映像信号データあるいは同期信号データである。同期
信号情報が、“１”のときは残りの１６ビツトが同期信
号データであり、“０”のときは残りの１６ビツトは映
像信号データである。

さらにネットワーク部２０は、例えば９個のＬＳＩか１
つのボードに設けられて構成され、１７ビツトの入力部
及び出力部は、それぞれ各ＬＳＩに２ビツトづつ割当て
られ、１つのＬＳＩへの配線接続を容易にしている。ま
たネットワーク部２０には、ネットワーク制御部が内蔵
されておりメイン制御部２２あるいは演算処理部からの
指令によりプログラマブルにその入力出力接続系統を切
換えることができる。

第３図は、演算処理部の１つ、例えば２１　（Ｏｆ）を
取出して示している。

ネットワーク部２０は、その制御状態により、演算処理
部２１　（０１）に対して、前記外部映像信号Ａ１、Ｂ
１あるいは、他の演算処理部から帰還された映像信号を
ペアでこの演算処理部２１　（Ｏｆ）に供給することが
でき、また一方の映像信号のみを供給することもできる
。

演算処理部２１　（０１）は、映像信号Ａ２．Ｂ２を受
付ける２人力部を有し、各入力部は、同期分離部３１Ａ
、３１Ｂに接続されている。同期分離部３１Ａ、３１Ｂ
で分離された同期信号は、シーケンサ３７に入力され、
演算処理部２１　（０１）の動作タイミングを決めるた
めの基準とされたり、映像信号Ａ２．Ｂ２の時間調整の
ために利用される。

同期分離部３１Ａ、３１Ｂで分離された１６ビツトの映
像データは、乗算部３２及び演算部３３に入力すること
ができる。乗算部３２では、２つの映像信号同士を乗算
したりあるいは片方の映像信号に定数や可変値を乗算す
ることができる。演算部３３では、２人力映像信号を加
算、減算あるいは比較処理したり、一方の映像信号に対
しである値を加算あるいは減算、更にはある値との比較
処理を行なうことができる。

乗算部３２と演算部３３で得られた出力は、さらに互い
の一方の人力に供給することができまた、切換え部３４
にも供給される。

切換え部３４は、いずれか一方の入力を選択して出力し
、その出力は同期付加部３５を介して導出される。同期
付加部３５では、同期信号の付加あるいは停止を行なう
ことができる。

この演算処理部２１　（０１）には、更に同期信号処理
部３６、アドレス発生部３８が設けられている。

さらに、外部のプログラムメモリに附随して、コントロ
ールメモリ４１も内蔵されている。コントロールメモリ
４１は、演算処理部２１　（０１）内部の各データ処理
部がそれぞれ独自の分担処理を行なう場合に、全ての命
令をプログラムメモリからその都度読み出す必要がない
ように、各データ処理部の固有のプログラムを予め格納
することができるものである。

第４図は上記のシステムを用いて、映像信号の合成を行
なう場合の例を示している。この場合は、ネットワーク
部２０は、演算処理部２１　（Ｏｆ）から２１　（［）
３）の接続形態を図のように設定すれば外部映像信号Ａ
１と８１とを加算合成した出力を得ることができる。映
像信号Ａ１は演算処理部２１　（０１）の乗算器に入力
されα倍され、映像信号Ｂ１は演算処理部２１　（０２
）の乗算器に入力され（１−α）倍される。各乗算器の
出力は、演算処理部２１　（０３）に入力され、演算器
において加算処理されて導出される。

ネットワーク部２０及び演算処理部２１　（０１）〜２
１　（１Ｂ）はその処理目的に応じて各種の形態に切換
え可能である。

第５図は、第２図に示したシステムを更に組合わせるこ
とにより、実現できる処理機能をブロック的に示してい
る。この例は、１つの複合映像信号を処理部４０１で輝
度色分離し、その出力色信号と輝度信号とを次の処理部
４０２でマトリックスし、Ｒ，Ｇ、Ｂ信号を導出する。

そして、ＲｌＧ、Ｂ信号を処理部４０３でγ補正し、そ
の結果得られたＲ、Ｇ、Ｂ信号を逆マトリツクス処理す
る。さらにこのように得られた輝度信号と、色信号とを
処理部４０６でエンコードすることにより、腹合映像信
号出力を得るものである。

［発明の効果］以上説明したようにこの発明は、第３図で示したような
システムのように複数のデータ処理部を持ち、同期信号
処理やアドレス発生、さらには乗算、加減算などの独自
のデータ処理を行なうＬＳＩ内部に設けて有効であり、
命令のビット幅を拡大する必要がなく、また各演算部に
対する命令を遅滞なく与えることができ、リアルタイム
処理に有効となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
（ａ）はこの発明を用いた映像信号処理システム例を示
す構成説明図、同図（ｂ）は信号フォーマットを示す図
、同図（Ｃ）はネットワーク部を更に説明するために示
した図、第３図は第２図の演算処理部の構成を示すブロ
ック図、第４図は、この発明による信号処理形態の一例
を示す説明図、第５図は第２図のシステムを用いて映像
信号処理系を構築した例を示す図である。１００・・・プログラムメモリ、２００・・・メイレイ
デコーダ、３００．４１・・・コントロールメモリ、Ｄ
　Ｐ　（１）　〜Ｄ　Ｐ　（ｎ）　−・・データ処理部
。出願人代理人　弁理士　鈴江武彦第２図１７ｂｉｔ（ｂ）

Claims

【特許請求の範囲】

複数のデータ処理部と、各データ処理部に対するプログ
ラムを格納したプログラムメモリと、このプログラムメ
モリから読み出された命令をデコードする命令デコーダ
と、この命令デコーダでデコードされた基本の命令コー
ドを格納し、上記複数のデータ処理部の処理の開始毎に
前記プログラムメモリがアクセスされるのを略するため
に、前記複数のデータ処理部に対応した領域に夫々のデ
ータ処理部の命令コードを記憶できるコントロールメモ
リとを具備したことを特徴とするマルチプロセッサ制御
装置。