JPS58142441A - High radix division system - Google Patents

Abstract

PURPOSE:To realize a division circuit of a high radix with a simple hardware constitution and to attain high speed division, by obtaining a quotinent of a divisor and a dividend obtained from a divisor obtained newly and a partial residual, by one digit each from the upper-order digit sequentially. CONSTITUTION:The upper-order of a divisor (d) on an input line 20 is given to a reciprocal table 22. The (d) is set to a register 25, an output of the table 22, i.e., an approximate value of the reciprocal of the (d) is set to a register 26, the multiplication is executed by taking the content of the registers 25, 26 as dividend and divider respectively and the result is set to pipeline registers 39, 40. The upper-order bits of the registers 39, 40 are summed at a pre-addition circuit 41 to obtain an approximate value of a partial residual pj. A quotinent digit qi+1 is obtained from this approximate value at a quotinent digit generating circuit 42, the product between this value qj+1 and the content of the register 25 is calculated, and a new partial residual pj+1 is obtained from the content of the registers 39, 40 and the partial residual pj. This residual is set to the registers 39, 40 for the operation.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はディジタル除算回路の１つの方式である高基数
除算方式の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an improvement in a high radix division method, which is one method of a digital division circuit.

〔発明の技術的背景とその問題点〕[Technical background of the invention and its problems]

従来知られている除算方式には大別して２つの方式があ
る。その１つ祉部分剰余法であシ、他の１つは乗算を用
いた方法（以下乗算法と呼ぶ）である。部分剰余法の最
も簡単なものがよく知られた回復法（ｒ＠ｓｔｏｒ１ｍ
ｇ　ｍ＠ｔｈｏｄ　）と非回復法（ｎｏｎｒｓｓｔｏｒ
ｉｎｇ　ｍ＠ｔｈｏｄ　）である。この回復法によれば
与えられた除数、被除数の商をその上位桁から順に１ピ
ツトづつ求められる。ところで一般の部分剰余法は回復
法や非回復法のアルがリズムを発展させて高基数の除算
を扱えるようにし喪ものである。回復法や非回復法によ
って商を１ピツトづつ求める除算回路方式は最も単純で
あるが、当然その演算実行に多くのステップ数と時間を
要する。高基数法、すなわち一般の部分剰余法によれば
前記回復法や非回復法の場合と同じだけの精度で商を求
めようとするとき、上記回復法や非回復と較べて演算実
行ステップ数が減少し、１ステッグ当りの実行時間は多
少増加するものの全体としての実行時間の減少を図るこ
とが可能である。尚、部分剰余法についての詳しい説明
は後で行うが、一般に部分剰余法による除算回路は次に
述べる乗算法と較べて、その構造及び制御は単純であり
。Conventionally known division methods can be broadly classified into two types. One of them is the welfare partial remainder method, and the other is a method using multiplication (hereinafter referred to as the multiplication method). The simplest partial remainder method is the well-known recovery method (r@stor1m
g m@thod ) and non-recovery method (nonrsstor
ing m@thod). According to this recovery method, the quotient of the given divisor and dividend can be found one pit at a time starting from the most significant digit. By the way, the general partial remainder method is different from restorative and non-restorative methods in that it develops a rhythm that allows it to handle divisions with high cardinal numbers. The division circuit method that calculates the quotient one pit at a time by the recovery method or the non-recovery method is the simplest, but it naturally requires a large number of steps and time to execute the calculation. According to the high-radix method, that is, the general partial remainder method, when trying to obtain a quotient with the same precision as the above-mentioned recovery method or non-recovery method, the number of calculation execution steps is smaller than in the above-mentioned recovery method or non-recovery method. Although the execution time per step increases somewhat, it is possible to reduce the overall execution time. A detailed explanation of the partial remainder method will be given later, but in general, a division circuit using the partial remainder method has a simpler structure and control than the multiplication method described below.

壇九基数をあｉり大きくとらなければ回路規模も小さく
することが可能であるという利点がある。その反面部分
剰余法による除算回路は実行時間が遅く、九とえ高基数
法によってもハードウェアをあまシ大きくしない範囲で
は高々ｌステツノ肖り４〜５ビツトまでの除算しか望め
ず、高速化は困難であるという欠点を有する。There is an advantage that the circuit scale can be made smaller unless the number of bases is too large. On the other hand, the execution time of division circuits based on the partial remainder method is slow, and even if the nine-high radix method is used, as long as the hardware is not made too large, it is only possible to perform divisions of up to 4 to 5 bits, and speed-up is difficult. It has the disadvantage of being difficult.

さて乗算法による除算法の概略は、除数ｄを分母、被除
数ｐ、を分子としたとき、上記分母、および分子に次々
にある数を乗算することによって上記分母ｔ−１に収束
させ、同時にその結果として上記分子に求めようとして
いる商ｑを得るものである。この関係は上述した次々に
乗する数七ｋｉ　（’　＝Ｏ−１ｓ　　２　＝・、ｎ）
とすると次式のように表わせる。Now, the outline of the division method using the multiplication method is, when the divisor d is the denominator and the dividend p is the numerator, the denominator and numerator are multiplied one after another by certain numbers to converge to the denominator t-1, and at the same time, As a result, we obtain the quotient q that we are trying to find for the above numerator. This relationship is expressed as the number 7 ki (' = O-1s 2 = ·, n) which is multiplied one after another as mentioned above.
Then, it can be expressed as the following formula.

この第（１）式においてｄｋｏｋ、・・・ｋｔ→ｌなら
ばｐ、　１ｃｌｌｋ、・・・ｋｎ−＋Ｑとして商Ｑが求
められる。In this equation (1), if dkok, . . . kt→l, the quotient Q is obtained as p, 1cllk, .

実際には以下に示す手順によって除数ｄ、被（＋）　　
ａの逆数の近似値に、を論理回路又は読み出し専用メモ
リ（以下ＲＯＭと書く）によって実現され友逆数テーブ
ルより求める。Actually, the divisor d, divisor (+) are
An approximate value of the reciprocal of a is obtained from a reciprocal table realized by a logic circuit or a read-only memory (hereinafter referred to as ROM).

このような手順によれば適当な反復回数ｎの後、ある精
度でもって　ｄｎ＋１：’；１で６　’）　、Ｐｎ＋　
１：　Ｑが求まる。この手順は上記第（１）弐において
ｋｔ＝（２−ａｊ）　（ｊ＝　１．２、・・・）と選ん
だことに相当する。ここに示された乗算法による除算方
式は更にいくつかの重要な工夫を加え友上で、実際にハ
ードウェアとして効率的に実現されている。乗算法によ
る除算アルプリズムのハードウェアによる実現例拡、例
えば Ａ山ｒｉｏｎ、　８．Ｆ、山１．　　　　　　　　　　
Ｌ“Ｔｈｅ　ＩＢＭ　８ｙｓｌｅＷ４／３６０　Ｍｏｄ
＠ｌ　９１　：　Ｆｌｏａｔｌｎｇ−”Ｐｏ１ｎｔ　Ｅ
ｘｅ＠ｕｔｉｏｎ　Ｕｎｉｔ　”ＩＢＭ　Ｊｏｕｒｎａ
ｌ、Ｊａｎｕａｒｙ　１９６７、ＰＰ　３４−５３゜に
詳しく述べられている。According to such a procedure, after a suitable number of iterations n, with a certain precision dn+1:'; 1 in 6'), Pn+
1: Find Q. This procedure corresponds to selecting kt=(2-aj) (j=1.2, . . . ) in the second part of (1) above. The multiplication-based division method shown here has been effectively implemented in hardware with several important improvements. Expansion of examples of hardware realization of division al prism using multiplication method, e.g. A-mount rion, 8. F, mountain 1.
L“The IBM 8ysleW4/360 Mod
@l 91: Floatlng-”Po1nt E
xe@ution Unit ”IBM Journal
1, January 1967, PP 34-53°.

しかして上記乗算法による除算方式には以下に示すよう
な利点がある。However, the division method using the multiplication method described above has the following advantages.

１、）２次収束アルゴリズムであること。即ちｌステラ
！ごとに解の精度が２倍づつ向上する。これＫよプ少な
いステップ数で高精度の除算が実現できる。1.) It must be a quadratic convergence algorithm. In other words, Stella! The accuracy of the solution improves by a factor of two for each step. High-precision division can be achieved with a number of steps less than K.

２、）いくつかのハードウェアの工夫及び上の１）の性
質により、非常に高速な除算が可能である。2.) Very high-speed division is possible due to some hardware innovations and the properties of 1) above.

しかしながらこの除算方式は乗算を基本とする九め、高
速な乗算回路が必要であり、更にいくつかのハードウェ
アの工夫が必要な仁となどによシ、全体の回路規模が大
きくなる欠点がある。この欠点は・・−ドウエアの量を
押さえる必要があるときには重要な問題となる。However, this division method is based on multiplication, requires a high-speed multiplication circuit, requires some hardware innovation, and has the drawback of increasing the overall circuit scale. . This drawback becomes an important problem when it is necessary to reduce the amount of doware.

〔発明の目的〕[Purpose of the invention]

本発明は上述した従来の除算方式の欠点Ｋｌｉみてなさ
れたもので、その目的とするとζろは、演算実行のｌス
デッグ当シ多くのビット数の商ディジツトを比較的短い
時間で求めることができ、且つ全体として高速な除算回
路を小規模なる。The present invention was made in view of the above-mentioned drawbacks of the conventional division method, and its purpose is that it is possible to obtain a quotient digit of a large number of bits in a relatively short period of time during calculation execution. , and the overall high-speed division circuit is small-scale.

〔発明の概要〕[Summary of the invention]

本発明は与えられた除数の上位数ビットから選択した適
当な数を上記除数及び与えられた被除数にそれぞれ乗じ
て除数の取シ得る値を狭い範囲に限定した新しい除数と
新しい被除数とを求め、この新しく求められ九被除数を
部分剰余の初期値として、前記新しく求められた除数と
上記部分剰余とを用いて高基数除算の演算を行わしめる
ようにしたものである。The present invention calculates a new divisor and a new dividend that limit the possible values of the divisor to a narrow range by multiplying the divisor and the given dividend by an appropriate number selected from the upper few bits of the given divisor, respectively. This newly obtained 9 dividend is used as the initial value of the partial remainder, and the newly obtained divisor and the partial remainder are used to perform a high radix division operation.

〔発明の効果〕〔Effect of the invention〕

従って、本発明によれば演算−行に用いられる除数の取
り得る値が狭い範囲に限定されるので、除数および、部
分剰余からの商ディジツトの選択が容易となシ、上記演
算を短時間で実行することか可能となる。しかも、土遥
のように除数の取妙得る値が限定されるので、基数を大
きくしても簡単で小規模なハードウェアによって除算回
路を構成することができる等の効果を奏する。Therefore, according to the present invention, the possible values of the divisor used in the operation row are limited to a narrow range, so the selection of the divisor and the quotient digit from the partial remainder is easy, and the above operation can be performed in a short time. It is possible to execute it. Moreover, since the possible values of the divisor are limited as in the case of Tsuchiharu, even if the radix is increased, the division circuit can be constructed using simple and small-scale hardware.

〔発明の実施例〕[Embodiments of the invention]

以下、図面を参照して本発明の詳細な説明明する。 Hereinafter, the present invention will be explained in detail with reference to the drawings.

先ず本発明に係る高基数除算方式を明らかにする為に、
部分剰余法のアルゴリズム及び従来の高基数除算回路に
ついて説明する。尚、説明の便宜上、除数ｄの値の範囲
を次のように仮定する。First, in order to clarify the high radix division method according to the present invention,
The algorithm of the partial remainder method and the conventional high-radix division circuit will be explained. For convenience of explanation, the value range of the divisor d is assumed as follows.

＋≦ｄ＜１ 部分剰余法においては、除＠ａと被除数Ｐｏの商Ｑａ次
の反復演算によって計算される。+≦d<1 In the partial remainder method, the quotient Qa of the division @a and the dividend Po is calculated by the following iterative operation.

れる。但し、上式中ｒは基数である。第（２）式におけ
るセレクト関数Ｓ＠ｌ＠ｃｔ（Ｐｊ，ｄ）は除数ｄと第
ｊ部分剰余Ｐｊとから、ある規則によって第（ｊ十＋）
商ディジツトｑｊ＋１　　を求める一のである。この商
ディジツトｑ１＋１　　をどのようにして求めるかにつ
いては後ヤ説明する。第（２）式に示される関係から簡
単表導出によって次の第（３）式を求めることができる
。It will be done. However, in the above formula, r is a radix. The selection function S@l@ct(Pj, d) in equation (2) selects the (j10+)th by a certain rule from the divisor d and the jth partial remainder Pj.
The first step is to find the quotient digit qj+1. How to obtain this quotient digit q1+1 will be explained later. The following equation (3) can be obtained by deriving a simple table from the relationship shown in equation (2).

１　Ｍ，ｒ−ｉ　−！！　＝−！’　ｒ−”　　　　　
−　−　（３）ｊ＝ｌ　　　　　ｄ　　　ｄ この第（３）式において、 ｌＰｎ／ｄｌ　＜　１　　　　　　　　　　　　＝　・
”　（４）が成立する壜らば昼ｑ１ｒ−１　　はｎディ
ジットのｊ＝１ 精度で求められる商Ｑ＝ＰＯ／ｄ　に一致することが分
る。そこで次の条件を設定する。1 M, r-i-! ! =-! 'r-'
− − (3) j=l d d In this equation (3), lPn/dl < 1 = ・
It can be seen that if (4) holds, then the time q1r-1 corresponds to the quotient Q=PO/d, which is obtained with j=1 precision of n digits.Therefore, the following conditions are set.

この第（５）式が成立するならば任意のｎについて　　
　“Σｑ１ｒ−１はｎディジットの精度で求められる商
ｊ＝１ Ｑ　＝　ｐ．／ｄ　に一致すると言える。第（５）式に
おいてはｌよシ小さいｋをも許し九が、実際には、ある
下限よ）も大きければ１よシ小さいｋであっても除算を
正しく遂行でき、更にｋの値は除算の実行において必要
な商デイジツ｝０絶対値の最大値と関係することになる
。このことについては後の詳論で明らかになる。If this formula (5) holds, then for any n
``Σq1r-1 can be said to match the quotient j=1 Q = p./d, which is found with n-digit precision.In equation (5), we allow k that is smaller than l, but in reality, there is If the lower limit) is also large, division can be performed correctly even if k is smaller than 1, and furthermore, the value of k will be related to the maximum value of the absolute value of the quotient digits 0 that is necessary to perform the division. This will become clear in the detailed discussion later.

条件第（５）式によって、除算が実行される為には初期
条件１ｐ．／ａｔ＜ｋ　　が成立しなければならない。According to condition No. (5), in order for division to be executed, initial conditions 1p. /at<k must hold true.

セレクト関数ＦｉＩＰ５／ａｌ　（　ｋの仮定のもとで
ｌＰｊ＋１／ｉｆ＜ｈの成立を保証するような商ディジ
ツトＱｊ＋１を生成するものであれによい。The selection function FiIP5/al may be any function that generates the quotient digit Qj+1 that guarantees that lPj+1/if<h under the assumption of k.

第１図は与えられ九ｄ　、　Ｐｊに対して選択可能な商
デイジツ｝　Ｑ３＋を及びその商ディジツトを選択し九
ときのＰｊ＋１　　の値を示しえものである。FIG. 1 shows a selectable quotient digit Q3+ for a given 9d, Pj, and the value of Pj+1 when the quotient digit is selected.

除算の実行は第１図を参照することによって次のように
説明することかで龜る。The execution of the division can be explained as follows with reference to FIG.

即ち、与えられ九部分剰余ｒＰ５＋ｔの値に対応すゐ商
デイジツ｝　Ｑ３＋ｔと次の部分剰余Ｐｊ＋ｔの値を第
１図よシ読みとると、例えばｒＰ５の値が第１図中Ａ点
にあるなら、その時選択可能な商ディジツトはＱ３＋，
＝１又は２として求められる。That is, the value of Q3+t and the next partial remainder Pj+t corresponding to the value of the given nine partial remainder rP5+t is read in Figure 1.For example, if the value of rP5 is at point A in Figure 1, then The quotient digits that can be selected at that time are Q3+,
= 1 or 2.

ｑｊ＋１＝２を選択したならｐ３＋．の値は図中Ｂ点と
々る。仮夛にｒＰ５の値が第１図中Ｃ点にあるなら、そ
の時選択可能な商ディジツトはｑｊ＋１”−１だけであ
シ、Ｐ５＋１の値線図中Ｂ点となる。このようにしてｑ
ｊ＋１とＰ３＋１が求壕つ九ならｊ４−ｊ＋１として上
の手順を操シ返して実行する。If qj+1=2 is selected, p3+. The value reaches point B in the figure. Suppose that the value of rP5 is at point C in Figure 1, then the only quotient digit that can be selected is qj+1''-1, which becomes point B in the value diagram of P5+1.In this way, q
If j+1 and P3+1 are 9, repeat the above procedure as j4-j+1.

上述した除算手続きが正しく実行される為にはに≧十で
なければならない。何故ならば第１図中、商ディジツト
の重複領域の幅ｔを求めるとｚ＝（２ｈ−１）ａである
から、もしｋ〈＋であると、あるｒＰｊの値に対して選
択可能な商ディジツト’ｊ＋１が存在しないという事態
を生じる。In order for the division procedure described above to be executed correctly, it must be greater than or equal to 10. This is because, in Fig. 1, the width t of the overlapping area of the quotient digits is z = (2h-1)a, so if k〈+, the selectable quotient for a certain value of rPj is A situation arises in which digit 'j+1 does not exist.

従ってｋは＋≦に≦ｌなゐ条件を満たさなければならな
い。Therefore, k must satisfy the condition that +≦and≦l.

さて除算を実行する上で必要な商ディジツトの絶対値の
最大値ｐＦｉｉｓ冨ｒｋ（ｒ−＋）ｌによって求まる。Now, the maximum value of the absolute value of the quotient digits required to execute the division is determined by pFiis(r-+)l.

ζζにｒａｌｔｆａの天井値、即ちａ≦鳳表る整数ｎの
中で最小なものである。そしてすペての商ディジツトは
ディジット集合 （−戸、−ｊｌ＋１．・・・Ｉ　　’Ｔｏｔ’ｌ・・・
、β−１，ρ）の中から選択される。ζζ is the ceiling value of raltfa, that is, the minimum value among the integers n expressed as a≦O. And all the quotient digits are the digit set (-to, -jl+1...I 'Tot'l...
, β-1, ρ).

尚、上に述べ友ようにｋを先に与えてからρを求めるの
でなく、初めにディジット集合を与えておき、ｋ　＝　
ｓ／（ｒ−＋　）によってｋの値を求めて４よい。Note that instead of giving k first and then finding ρ as mentioned above, we give the digit set first and then calculate k =
Find the value of k using s/(r-+).

以上の説明で明らかなように商ディジツトのは最小冗員
の場合であり、部分剰余ｒＰ５から商ディジツトｑｊｌ
が一意に定まる。またに＝−１（ρ＝ｒ−＋）は最大冗
長の場合であり、すべての部分剰余ｒＰｊに対して選択
可能な商デイジッ）　ｑｊ＋ｌが２通シ存在する。特に
ｒ＝２　、に＝１のと奮ディジット集合は（ｔ、Ｏ，ｘ
）であるが最大冗長であるので商ディジツト０が不必要
になる。即ち　、Ｑｊ＋ｔ＝　（−１、ｌ　）によって
除算が遂行できる。As is clear from the above explanation, the quotient digit is the case of minimum redundancy, and the quotient digit qjl is obtained from the partial remainder rP5.
is uniquely determined. Further, =-1 (ρ=r-+) is the case of maximum redundancy, and there are two selectable quotients qj+l for all partial remainders rPj. In particular, the digit set r=2, ni=1 is (t, O, x
), but since it is maximally redundant, the quotient digit 0 is unnecessary. That is, division can be performed by Qj+t=(-1,l).

このような理論に基づいて実行される除算演算が非回復
法に相当する。A division operation executed based on such a theory corresponds to a non-recovery method.

さて、第１図に示すｒＰｊ−ｄ　　平面上において町＋
１が一定の領域は２つの直線 ｒＰｊ＝（ｋ＋ｑｊ＋＋）ｄ　ｔ　ｒＰｊ＝　（−に＋
Ｑｊ＋＋）ｄに挾まれた領域である。それぞれのｑｊ＋
、の値に対してこの領域を図示し九のが第２図に示すＰ
Ｄ線図である。この第２図は特Ｋ　ｒ　＝　４、ｋ＝＝
４、ρ＝２の場合のＰＤ線図である。第２図中、斜線領
域線部ディジットの選択に冗長性があることを示し、ま
た斜線のない領域は商ディノットが一意に定まる仁とを
示している。例えば、第２図中領域■はｑｊ＋ｌ＝０と
して一意に定−ｔＣ１領域■はｑｊ＋１＝０又はｑｊ＋
ｌ＝１のどちらでもよく、更には領域■はｑｊ十１＝１
に一意に定まる。Now, on the rPj-d plane shown in Figure 1, the town +
The area where 1 is constant has two straight lines rPj = (k + qj++) d t rPj = (- to +
This is the area between Qj++)d. each qj+
This region is illustrated for the value of , and the ninth one is P shown in FIG.
It is a D diagram. This figure 2 is especially K r = 4, k = =
4. It is a PD diagram in the case of ρ=2. In FIG. 2, the shaded area indicates that there is redundancy in the selection of the shaded digits, and the shaded area indicates that the quotient dinot is uniquely determined. For example, the region ■ in FIG. 2 is uniquely defined as qj+l=0, and the region
Either l=1 is fine, and furthermore, the area ■ is qj11=1
is uniquely determined.

このようなＰＤ線図は与えられた部分剰余ｒＰｊと除数
ｄとから選択可能な商ディジツトを示すものであり、換
言すればセレクト関数を図示したものとなる。実際に除
算を実行する上では七　飯しクト関数によって商ディジ
ツトが一意に決ま　　：べろようにすることが必要であ
る。その為にＦｉＰＤ線図上の商ディジツトの冗長領域
、即ち＃ｌ２ＦｊＡ中斜線領域に境界を入れなければな
らない。ところでこの境界は斜線領域内に納まってる限
りどんなものでもよいから、除数ｄ及び部分剰余ｒＰ４
を２道表示したとき、区切りのいい点（例えば少ないピ
ット数で表現できる地点）Ｋ上記境界を定めることがで
きる。ｒ＝４、ρ＝２、ｋ＝にの場合境界の例を第３図
に示す。この例では除数及び部分剰余の上位４ピツトか
ら正しい商ディジツトを求めることができる。この第３
図のように境界を設けたＰＤ線図のハードウェア化は、
例えば読み出し専用メモリ（ＲＯＭ’）によって実現で
き、このＲＯＭをテーブルとして高速に商ディジツトを
求めることが可能となる。このハードウェア化されたＰ
Ｄ線図を以後ＰＤテーブルと呼ぶ。以上の考え方は従来
、既に知られており、例えば下記の文献 Ｄａｎｉｅｌ　　Ｅ、　　Ａｔｋｌｎｓ“　Ｈ１ｇｈ＠
ｒ−Ｒａｄｌｘ　　Ｄｉｖｉｓｏｎ　　Ｕｓｉｎｇ　　
Ｉｓｔｌｍａｔｓｓｏｆ　　ｔｈｅ　　Ｄｌｖｊｓｅｒ
　　ｍａｄ　　Ｐａｒｔｉａｌ　　Ｒ＊ｍａｊｍｄｓｒ
ｓ”ＩＥＩＣＥ　Ｔｒａｎｓａｅｔｉｏｎｓ　ｏｎ　Ｃ
＠ｍｐｕｔ＠ｒ＠、　ｖｏｌ、ｃ−１７゜Ａ　１０，０
ｃｔｏｂ＠ｒ　　１９６８．ＰＰ９２５−９３４゜に詳
しく述べられている。Such a PD diagram shows the quotient digits that can be selected from the given partial remainder rPj and divisor d, in other words, it is a diagram illustrating a selection function. When actually performing division, it is necessary to ensure that the quotient digit is uniquely determined by the digit function. For this purpose, a boundary must be placed in the redundant area of the quotient digits on the FiPD diagram, that is, in the shaded area in #12FjA. By the way, this boundary can be anything as long as it falls within the shaded area, so the divisor d and partial remainder rP4
When two roads are displayed, the boundary can be defined as a point with a good separation (for example, a point that can be expressed with a small number of pits). An example of the boundary in the case of r=4, ρ=2, and k= is shown in FIG. In this example, the correct quotient digit can be found from the top four pits of the divisor and partial remainder. This third
The hardware version of the PD diagram with boundaries as shown in the figure is
For example, it can be realized by a read-only memory (ROM'), and the quotient digit can be obtained at high speed by using this ROM as a table. This hardware P
The D diagram will be referred to as a PD table hereinafter. The above idea has already been known in the past, for example, the following document Daniel E, Atklns “H1gh@
r-Radlx Divison Using
Istlmatssof the Dlvjser
mad Partial R*majmdsr
s”IEICE Translations on C
@mput@r@, vol, c-17°A 10,0
ctob@r 1968. It is described in detail in PP925-934°.

さて次に従来の高基数除算回路の代表的な例を示し、そ
の問題点を明らかにする。Next, we will show a typical example of a conventional high-radix division circuit and clarify its problems.

第６図は従来の高基数除算回路の一例を示す構成図であ
る。図中、ｊｄ除除数管置くレジスタ、２は部分剰余と
して初期設定される被除数Ｐ０およびそれ以後の各演算
ステップで部分剰余を置くレジスタである。５は乗算回
路であり、レジスタ１に置かれている商デイゾッ）　ｑ
３＋１と前記レジスタ３に置かれている除数ｄを入力し
てその積ｑｊ＋ｌｄを得るものである。また８は加算回
路であり、前記レジスタ２に置かれている部分剰余ｒＰ
ｊと乗算回路５の出力（ｌｊ＋、ｄとから新しい部分剰
余Ｐｊ＋１を計算するものである。尚、基数ｒとして祉
２のべき乗ｒ＝２を仮定しておシ、従って１”Ｐｊは部
分剰余Ｐｊをｎピット左シフトした亀のとなる。即ち加
算回路８は次の計算をする。　　　′ ＰＪ＋１　＝　ｒＰ６−１’Ｊ＋ｌ　ｄまた４は前置加
算回路であシ前記レジスタ２に置かれる部分剰余の上位
Ｎ、ピットと前記乗算回路５の出力ｑｊ＋ｌｄの上位Ｎ
ｍピットから次の演算ステツノに用いる部分剰余Ｐｊ＋
１の近似値Ｐ３＋１を計算している。この近似値Ｐｊ＋
　！はＰ３＋１の上位Ｎ、／　　ピットにほぼ勢しい。FIG. 6 is a block diagram showing an example of a conventional high radix division circuit. In the figure, the register 2 in which the jd divisor tube is placed is a register in which the dividend P0, which is initially set as a partial remainder, and the partial remainder in each calculation step thereafter are placed. 5 is a multiplication circuit, and the quotient placed in register 1) q
3+1 and the divisor d placed in the register 3 are input to obtain the product qj+ld. Further, 8 is an adder circuit, and the partial remainder rP placed in the register 2 is
A new partial remainder Pj+1 is calculated from j and the output (lj+, d) of the multiplier circuit 5. It is assumed that the base r is a power of 2, r=2, so 1''Pj is the partial remainder It becomes a turtle by shifting Pj to the left by n pits.In other words, the adder circuit 8 performs the following calculation: 'PJ+1 = rP6-1'J+l d or 4 is a pre-adder circuit.The partial remainder placed in the register 2 is The upper N of the pit and the output of the multiplication circuit 5 qj+ld
Partial remainder Pj+ used for the next calculation step from m pit
An approximate value of 1, P3+1, is being calculated. This approximate value Pj+
! is in the top N of P3+1, and is almost in the pit position.

この前置加算回路４社上記部分剰余ＰＪ＋　１の近似値
Ｐｊ＋１をより速く求める九めに置かれた４のである。These four pre-addition circuits are placed in the ninth position to more quickly obtain the approximate value Pj+1 of the partial remainder PJ+1.

６は商デイジツト発生回路、即ち前述したＰＤテーブル
であり、前記レジスタ３に置かれている除数ｄの近似７
（ｔｏ上位Ｎｄピット）と前記前置加算回路４の出力”
ｊｊ’３　＋　１とから商デイジツ）Ｊ＋２を生成する
。このようにして除１１ｋｄの近似値ｄと部分剰余Ｐｊ
の近似値ｐ５かり正しい商が得られるのは、＃ＩＫ述べ
たようにｄ　ｔ　Ｐ、５＋１の上位数ピットでＰＤテー
ブルＣを引くことができるようＫし九九めである。但し
、上の説明中のＮＰ、　Ｎｍ、　Ｎ、’、　Ｎｄの値社
商ディジットの最大値ρと基数ｒ＝２とを与える仁とに
よって定まる。詳しくは後述するが、例えばｒ＝２’　
、Ｉ＝２’−１の場合には、Ｎｐ＝１１ビット、Ｎｍ　
＝　１１ビツト、ＮＰ’＝　６ビツト、Ｎｄ＝５ピット
あれば十分である。従ってＰＤテーブル６紘入力ＮＰ’
　＋　Ｎ、１　＝　１１ビツト、出力４ピツトＯＲ６Ｍ
を用いることによって実現できる。えだしＰＤテーブル
６の出力ｑＪ　＋Ｉの符号は別に設けられ九回路によっ
て発生される。6 is a quotient digit generation circuit, that is, the PD table mentioned above, which calculates the approximation 7 of the divisor d placed in the register 3.
(to upper Nd pit) and the output of the pre-adder circuit 4”
From jj'3 + 1, the quotient digit) J+2 is generated. In this way, the approximate value d of the division 11kd and the partial remainder Pj
The correct quotient can be obtained from the approximate value p5 of d t P, as mentioned above, in order to be able to draw the PD table C using the upper number pits of 5+1. However, the values of NP, Nm, N,', and Nd in the above explanation are determined by the maximum value ρ of the company digit and the value that gives the base r=2. The details will be described later, but for example, r=2'
, I=2'-1, Np=11 bits, Nm
= 11 bits, NP' = 6 bits, and Nd = 5 pits are sufficient. Therefore, PD table 6 Hiro input NP'
+N, 1 = 11 bits, output 4 pits OR6M
This can be achieved by using The sign of the output qJ +I of the starting PD table 6 is separately provided and generated by nine circuits.

第７図はこのように構成された従来の除算回路の動作手
順を示すタイムシーケンス図である。FIG. 7 is a time sequence diagram showing the operating procedure of the conventional division circuit configured as described above.

このタイムシーケンス図を参照してその除算実行手順を
説明すると、次のようになる。The division execution procedure will be explained as follows with reference to this time sequence diagram.

（１）初期設定、除数、被除数をそれぞれレジスタＳ、
レジスタ２にセットするとともにレジスタ１をクリアす
る。（ｊ４−０　）第７図中タイミングｔｏに相当する
。(1) Initial settings, divisor, and dividend are set in register S, respectively.
Set in register 2 and clear register 1. (j4-0) Corresponds to timing to in FIG.

（２）　　レジスタ２の上位ピットとレジスタ３の上位
ピットからＰＤチー！ル６によって第１の商ディジツト
ｑ１を生成してレジスタ１にセットする。このとき乗算
回路５の出力　　ｊは０であるから、レジスタ２の上位
ピット　　　□゛は前置加算回路４をそのまま通過する
。(2) PD chi! from the upper pit of register 2 and the upper pit of register 3! A first quotient digit q1 is generated by the register 6 and set in the register 1. At this time, since the output j of the multiplication circuit 5 is 0, the upper pit □゛ of the register 2 passes through the pre-addition circuit 4 as is.

（ｊ＋１１第７図中タイミングｔ、に相当する。(j+11 corresponds to timing t in FIG. 7).

（３）　　レジスタＳの内容とレジスタ１の内容の積が
乗算回路５によって計算され、この積の結果とレジスタ
２の内容を入力して加算回路１は次のステツノに対する
部分剰余ＰＪ＋１を計算して出力する。ｔｆｃ上記動作
と並行して乗算回路５の出力の上位ビットとレジスタ２
の上位ピットから前置加算回路４Ｆｉ部分剰余の近似値
Ｐｊ＋ｔｔｆ￥ｉ、９．　ＰＤテーブル６は前記Ｐｊ＋
１とレジスタ３の上位ビットから商ディジツトｑｊ＋ｌ
を生成する。(3) The product of the contents of register S and the contents of register 1 is calculated by multiplier circuit 5, and by inputting the result of this product and the contents of register 2, adder circuit 1 calculates the partial remainder PJ+1 for the next step. Output. tfc In parallel with the above operation, the upper bit of the output of the multiplication circuit 5 and the register 2
Approximate value Pj+ttf\i of the partial remainder of the pre-addition circuit 4Fi from the upper pit of 9. PD table 6 is the Pj+
1 and the upper bit of register 3 to the quotient digit qj+l
generate.

（４）加算回路８の出力及びＰＤテーブル６の出力をそ
れぞれレジスタ２、レジスタ１にセットしてステツノ（
３）へ戻る。（１４−ｊ＋＋）第７図中タイｔングＬｔ
　、ｔ、＊・・・に相当する。(4) Set the output of the adder circuit 8 and the output of the PD table 6 to register 2 and register 1, respectively.
Return to 3). (14-j++) Timing Lt in Figure 7
, t, *...

このようにしてステラｆ　（３）　（４）の１回の反復
ごとに商ディジツトが１デイジツトづつ求ｔ）、ｍ回の
反復の結果商社Σｑｔｒ−”　なる形として１＝１ 求まる。丸だしこの例における除算回路の生成する商デ
ィジツトは符号つきなので、これによって求められる商
は符号付ディジット数値表現（８１ｇ５＊ｄ　ｄｌｇｌ
ｔ　ｎｕｍｂ＠ｒ　５ｙｓｔ＠ｍ　）となる。この符号
付ディジット！！！現とは例えば次のような轄値表現を
意味する。In this way, the quotient digit is calculated by one digit for each iteration of Stella f (3) (4) (t), and as a result of m iterations, 1=1 is found in the form ``Shosha Σqtr-''. Since the quotient digit generated by the division circuit in is signed, the quotient obtained by this is expressed as a signed digit numerical representation (81g5*d dlgl
t number@r 5yst@m). This signed digit! ! ! For example, ``present'' means the following expression of value.

Ｎｍ２百１０２・・・　（基数４） この例で示さ゛れるように、ディジット上の横棒記号が
、そのディジットが負であることを示している。このよ
うな符号付ディジット表現を普通の表現、例えば２の補
数表現か或いは符号絶対値表現に変換する為に蝶、実際
に商ディジツトの加算仝ｑ１ｒ−４を行う必要がある。Nm2102... (Radix 4) As shown in this example, the horizontal bar symbol on the digit indicates that the digit is negative. In order to convert such a signed digit representation into an ordinary representation, such as a two's complement representation or a signed absolute value representation, it is necessary to actually perform the addition of quotient digits (q1r-4).

上の餌１＝１ では例えば次のようにして行われる。Upper bait 1 = 1 For example, this is done as follows.

Ｎｍ２　Ｘ　４−１−３Ｘ４”−”　＋ｌＸ４−ｓ＋０
Ｘ４−’−２Ｘ４−’　＋−・・特に符号付ディジット
表現に０を含まないとき上記変換において？ローが２桁
以上伝播しないのでその変換を容易に行うことができる
。首九、最大冗長（ｋ＝ｘ）の場合には商ディジッ　　
−トの冗長性によって商ディジツトに０を用いないで除
算を実行することが可能である。Nm2 X 4-1-3X4"-" +lX4-s+0
X4-'-2X4-' +-... Especially in the above conversion when the signed digit representation does not include 0? Since rows do not propagate more than two orders of magnitude, the conversion is easy. In the case of maximum redundancy (k=x), the quotient digit
- It is possible to perform the division without using zero in the quotient digit due to the redundancy of the bits.

以上示したように従来の高基数除算回路は、その基数が
小さい場合にはＰＤテーブル６が小さくなるので簡潔な
ハードウェア構造によって実現できる。特に基数がよシ
小さい場合には、第５図における前置加算路４や乗算回
路５やＰＤテーブル６が非常に単純表ものとなる。その
極限が基数２に対応する非回復法による除算回路に和尚
する。ところが、従来の高基数除算回路の基数ｒは２４
程度が限界である。何故ならもし基数をｒ＝２４よシ大
きくしようとするとＰＤテーブルＣの大きさは非常に膨
大なハードウェア構成となシ、ハードウェアの他の部分
とのバランスから見て、現実的でなくなる。この様子に
ついて、次Ｋｌ！際に必要なＲＡＭテーブル（ＰＤテー
ブルＣ）の大きさにつき、解析してみる。As shown above, the conventional high radix division circuit can be realized with a simple hardware structure because the PD table 6 becomes small when the radix is small. Particularly when the radix is very small, the pre-adder circuit 4, multiplier circuit 5 and PD table 6 in FIG. 5 become very simple tables. The limit corresponds to a division circuit using a non-recovery method corresponding to radix 2. However, the radix r of the conventional high radix division circuit is 24.
The extent is the limit. This is because if the radix were to be made larger than r=24, the size of the PD table C would become an extremely large hardware configuration, which would be unrealistic from the standpoint of balance with other parts of the hardware. About this situation, next Kl! Let's analyze the size of the RAM table (PD table C) required in this case.

第３図に示したＰＤ線図につき再び着目すると、図中書
き込まれた階段の１ステツプの最小の幅はＱｊ＋、　＝
＝βとｑ！＋１−ｉ　−＋の重複領域の最小除数ｄ＝十
の近辺に現れる。従って、この近辺ＯＰＤＰＤ線図べる
と必要なＰＤテーブル６の大きさを知ることができる。Focusing again on the PD diagram shown in Figure 3, the minimum width of one step of the stairs drawn in the diagram is Qj+, =
= β and q! It appears near the minimum divisor d=10 in the overlapping region of +1−i −+. Therefore, if the OPDPD diagram in this vicinity can be obtained, the necessary size of the PD table 6 can be known.

第４図はこの領域を拡大したものである。鮪４図中のｂ
　、　ｄｙ　、　Ｐｙの値を求めると次のようになる。FIG. 4 shows an enlarged view of this area. b in tuna 4 diagram
, dy , and Py are calculated as follows.

最小の除数の間隔及び部分剰余の間隔はそれぞれｄｗ／
！２　ｔ　ＰＷ／’Ｉと考えれば十分にその解析を行い
得る。除数ｄ、部分剰余ｒＰｊの範囲はそれぞれ＋≦ｄ
（１、Ｏ≦ｔｒＰｊ１（ｒであるから、除数、部分剰余
に必要なビット数Ｎｄ　、　Ｎ、は次のように求められ
る。The minimum divisor interval and partial remainder interval are respectively dw/
! 2 t PW/'I can be sufficiently analyzed. The range of divisor d and partial remainder rPj is +≦d, respectively.
(1, O≦trPj1(r), so the number of bits Nd and N required for the divisor and partial remainder can be found as follows.

この場合特に基数ｒ＝２１、最大冗長に＝１のときＦｉ
　　　　　　　　　　　　　　　　　　　　　　　　　
賑Ｎｄ＝１＋ｔピット、　　Ｎｐ＝２＋ｔピットとなＪ
）、　ｋ＝１　、　ｒ＝２’とすればＰＤテーブル　　
′６の大きさは入力１１ビツト、出力４ビツトとして現
実的な太きさとして求められる。しかしにツ１．ｒ＝２
’のときはＰＤテーブル６の大きさは入力１５ピツト、
出力６ピツトと非常に大きくなる。但し、ここではＰＤ
テーブル６の出力の符号は別の回路によって求めるもの
として上記ＰＤテーブル６の大きさには含めてない。In this case, especially when the base r=21 and the maximum redundancy=1, Fi

Lively Nd=1+t pit, Np=2+t pit and J
), k=1, r=2', PD table
The size of '6 is determined as a realistic thickness assuming 11 input bits and 4 output bits. However, 1. r=2
', the size of PD table 6 is input 15 pits,
It has a very large output of 6 pits. However, here, PD
The sign of the output of the table 6 is not included in the size of the PD table 6 as it is determined by a separate circuit.

このように従来の高基数除算方式では、その高速化のた
めに基数を大きくしようとすると、ＰＤテーブル６の大
きさが大きくなりすぎるという問題があつ九。この点本
発明においてはＰＤテーブル６の大きさに関する間−を
次のようにして取シ除いている。本発明に係る基本原理
は除数、被除数にそれぞれ同一のある数を掛けることに
よ如除数をｌに近づけることである。これにより除数の
値を取ｐ得る範囲が限定され、この結果、ＰＤテーブル
６の大きさを減小させることができる。As described above, the conventional high-radix division method has a problem in that when the radix is increased to increase the speed, the size of the PD table 6 becomes too large. In this regard, in the present invention, the gap regarding the size of the PD table 6 is removed as follows. The basic principle of the present invention is to bring the divisor closer to l by multiplying the divisor and dividend by the same number. This limits the range from which the divisor value can be obtained, and as a result, the size of the PD table 6 can be reduced.

このことについて、更に詳しく説明すると次の通勤であ
る。　　　　　　　　　　　　　−今、何んらかの方法
によって除数−の値の取シ得る範囲か１≦ｄく１と表っ
たとする。、この時のＰＤテーブル６の大きさは前述し
た従来例の場合と同様な手法によって次のように求める
ことができる。I will explain this in more detail in my next commute. - Now, suppose that the possible range of the value of the divisor - is expressed as 1≦d×1 by some method. , the size of the PD table 6 at this time can be determined as follows using the same method as in the conventional example described above.

ここで上式におけるａが１に近づけばＮＰ　＊　Ｎｄは
減小する。この効果は特に除数のピット数Ｎｄにおいて
著しい。従ってＮｄがある程度小さくなれば（１〜３ピ
ツト）、被除数の上位Ｎｐビットが表わす値に除数の上
位Ｎｄピットに応じたある修正を施すという考え方に基
づくことによって、ＰＤテーブル６を比較的簡単外論理
回路によって実現することが可能となる。更に鳳を１に
近づければ商ディジツトの選択において部分剰余の上位
ピットのみを用い、除数についての情報が不必要になる
。即ちこの場合、商ディジツトを部分剰余の上位ビット
から極めて簡単に作ることができる。Here, as a in the above equation approaches 1, NP*Nd decreases. This effect is particularly remarkable in the number of divisor pits Nd. Therefore, if Nd becomes small to a certain extent (1 to 3 pits), the value represented by the upper Np bits of the dividend is modified in accordance with the upper Nd pits of the divisor, and PD table 6 can be modified relatively easily. This can be realized using logic circuits. Furthermore, if Otori is brought closer to 1, only the upper pits of the partial remainder are used in selecting the quotient digit, and information about the divisor becomes unnecessary. That is, in this case, the quotient digit can be created extremely easily from the upper bits of the partial remainder.

ちなみに商ディジツトを求めるとき、その除数について
の情報を不必要にする為の１の値の下限を導出するには
次のようにすればよい。即ち、第５図に示すように１を
選び商ディジツトρとｌｌ−１の重複領域に境界ムを入
れると、商デーイジツトの選択は部分剰余のみに依存し
、除数が関与しなくなる。仁のときの１の値を求めると
、 となる。従って係数ζを適当に選んで なる条件が満九されるようＫすればよい。Incidentally, when calculating the quotient digit, the lower limit of the value of 1 can be derived as follows to make information about the divisor unnecessary. That is, as shown in FIG. 5, if 1 is selected and a boundary is placed in the overlapping region of the quotient digit ρ and ll-1, the selection of the quotient digit depends only on the partial remainder and the divisor is not involved. When we find the value of 1 when it is jin, we get the following. Therefore, it is only necessary to select the coefficient ζ appropriately and set K so that the condition formed by satisfying 9 is satisfied.

本発明はこのような理論に立脚してなされ九もので、除
数、被除数に掛ける定数ζを除数ｄＯ逆数の近似値とし
て論理回路又はＲＯＭテーブルによって求め、これによ
って除数の値を１に近づけるようにしたものである。仁
のハードウェア化され九逆数テーブルの存在によってＰ
Ｄテーブルの大きさが減小せしめ、あるいはＰＤテーブ
ルを不要とすることができる。このＰＤテーブルの減小
の効果は逆数テーブルの付加によるハードウェアの増加
よシずつと大きい。これを証明する丸めに以下において
本発明方式を実施するに際して必要とされる逆数テーブ
ルの大きさについて説明する。The present invention has been made based on this theory, and the constant ζ multiplied by the divisor and dividend is determined as an approximate value of the reciprocal of the divisor dO using a logic circuit or a ROM table, thereby bringing the value of the divisor closer to 1. This is what I did. Due to the existence of Jin's hardware nine reciprocal table, P
The size of the D table can be reduced or the PD table can be made unnecessary. The effect of reducing the PD table is greater than the increase in hardware due to the addition of the reciprocal table. To prove this, the size of the reciprocal table required when implementing the method of the present invention will be explained below.

この設定された問題を明確にすると、ａ　（１であって
１に近い定＠ａが与えられたとき、条件 １≦ζｄく１　　　　　　　　・・・・・・ａｌを満足
するような数ζを除数ｄの近似値から発生しようとする
とき、必要なｄの近似値の精度と数ζ自身のピット長を
求めることである。To clarify this set problem, a (1 and a constant @a that is close to 1 is given, then the condition 1≦ζd×1 ...... al is the number ζ that satisfies the divisor. When attempting to generate from an approximate value of d, the required accuracy of the approximate value of d and the pit length of the number ζ itself are determined.

今、ａ　＝　１−２　　とし、且つ−の上位ｔピットを
ｄ（＋とし、ｄ（１）の正確な逆数をζ０．ζｅの上位
Ｕピットをζ（１ゝとすると、次の関係が成立する。　
　　　（ｄ＝ｄ”’＋２”　ｄ”　　　、＋≦ａ＜ｌ　
、　　ａ（１）（ｘ　、ａ■〈□　　　ｔｌζ。＝ζ（
＋）＋２−ｕ＋１　（■、　　１＜（’。≦２　、　（
”）＜　２　、　ζ’＜１これらの関係から積ζ（１）
ｄを計算するとζ”’ｄ＝　　１＋２−ｔζｄ■−２−
Ｈ＋ｌ　　（■ｄとな夛、従って次の関係式が得られる
。Now, if a = 1-2, and the upper t pit of - is d(+, and the exact reciprocal of d(1) is ζ0.The upper U pit of ζe is ζ(1゜), the following relationship holds. do.
(d=d"'+2"d",+≦a<l
, a(1)(x , a■〈□ tlζ.=ζ(
+)+2-u+1 (■, 1<('.≦2, (
”) < 2, ζ'< 1 From these relationships, the product ζ (1)
Calculating d is ζ"'d= 1+2-tζd■-2-
H+l (■d), so the following relational expression is obtained.

１−２−”’＜ζ（１）ａ　（１＋　２−　ｔ　”　１
ここでζ＝ζ（＋１−２−ｔ＋２　　とお砂ばζ、−ζ
（１）ｄ２−ｔ＋２４≦ζ（ｊ）４　２−ｔ＋１（１即
ち １−２１＋１−２−”＜ζｄ〈１ とｌ）簡単のために一＝ｔであるとすれば、１−２−１
＋２＜ζｄ＜１ となる。この関係からｕ　＝　ｔ　＝　ｓ　＋　２が求
められる仁とになる。1-2-”'<ζ(1)a (1+ 2- t ” 1
Here ζ=ζ(+1-2-t+2 and Osunaba ζ, -ζ
(1) d2-t+24≦ζ(j)4 2-t+1 (1, that is, 1-21+1-2-"<ζd<1 and l) For simplicity, if 1=t, then 1-2-1
+2<ζd<1. From this relationship, u = t = s + 2 becomes the required value.

以上まとめると除数−の上位　＋２ビツトを取〉出して
その正確な逆数の上位　＋２ビツトから２１を引い走数
をことすると、このζは前述し九条件第輔式を満足する
。従って逆数テーブルは入力８−２ビツト、出力８＋２
ビツトあれば十分に構成することができる。更に”Ａ＜
ａ＜１を考慮すると逆数テーブルの入力および出力とも
に１ピツトづつ減小できる。即ち逆数テーブルの大きさ
は 入力＝８＋１ビット、出カニＳ＋１ピット　・・・　（
ロ）であればよいことが示される。To summarize the above, if we take the upper +2 bits of the divisor - and subtract 21 from the upper +2 bits of its exact reciprocal, then this ζ satisfies the ninth condition (the fifth equation) mentioned above. Therefore, the reciprocal table has an input of 8-2 bits and an output of 8+2 bits.
Bits are sufficient for configuration. Furthermore, “A<
Considering a<1, both the input and output of the reciprocal table can be reduced by one pit. In other words, the size of the reciprocal table is input = 8 + 1 bits, output crab S + 1 pit... (
b) indicates that it is acceptable.

このような逆数テーブルの設置によって達成される本発
明の効果は例えば次の通りである。The effects of the present invention achieved by installing such a reciprocal table are as follows, for example.

即ち、第１の例として与えられた除数ｄ（＋≦ｄ＜１）
に対して１−２″″４≦ζｄくｌとする為には第（２）
式によって入力５ピツト出力５ピツトの逆数テーブルを
設置すればよいことが判る。このとき、基数ｒ＝２一完
全冗長に≦１の除算を考えると、必要なＰＤテーブルの
大きさは第（８）式および第（９）式によシ入力Ｎ、　
十Ｎｄ　＝　１２ピツト、出力６ピツトである。但し、
第（８）、（９）式は必要なピット数を多めに見積っで
あるので実際に必要なＰＤテーブルの入力ビット数は１
ピツトあるいは２ピツト減小するととがあるかもしれな
い。ともか（ＰＤテーブルの大きさは現実的なハードウ
ェア量である。これに反し従来の方式では同じ除算に対
してＰＤテーブル６の大きさは入力１５ビツト、出力６
ピツトが必要でＴｏり、ハードウエア化に際して、非現
実的である。That is, the divisor d (+≦d<1) given as the first example
In order to satisfy 1-2″″4≦ζd×l, use (2)
It can be seen from the equation that a reciprocal number table with 5 input pits and 5 output pits should be installed. At this time, considering the division of radix r = 2 - completely redundant ≦1, the size of the required PD table is determined by the input N, according to equations (8) and (9).
10 Nd = 12 pits, output 6 pits. however,
Equations (8) and (9) estimate the number of pits required, so the actual number of input bits for the PD table required is 1.
There may be a decrease in pits or two pits. (The size of the PD table is a realistic amount of hardware. On the other hand, in the conventional method, the size of the PD table 6 for the same division is 15 bits for input and 6 bits for output.
This requires a large pit and is unrealistic in terms of hardware implementation.

まえ別の例を考えると、商ディジツトを生成するのに除
数ｄ４Ｃついての情報が不必要になる為の条件は第（至
）式が成立することである。基数ｒ工２−斃［ｋ＝　１
の除算を行うものとすると、この条件は次のように々る
。Considering another example, the condition for the information about the divisor d4C to become unnecessary for generating the quotient digit is that the following equation holds true. Radix r work 2-[k= 1
If we perform the division of , then this condition is as follows.

１−２″″ａくζｄ＜１ この場合、与えられた除数ｄに対して上式を満足させる
ような−の逆数の近似値ζを発生するのに必要な逆数テ
ーブルの大きさは第（２）式によって求められ、入力９
ビツト、出力９ビツトと々る。これに反し従来の高基数
除算方式では同じ除算に対して必要なＰＤテーブル６の
大きさ拡入力１９ビット、出力８ピツＦであ如、膨大な
ハードウェア量となる。1-2""a x ζd<1 In this case, the size of the reciprocal table necessary to generate an approximate value ζ of the reciprocal of - that satisfies the above equation for a given divisor d is the size of the reciprocal table ( 2) Calculated by the formula, input 9
The output reaches 9 bits. On the other hand, in the conventional high-radix division method, the size of the PD table 6 required for the same division is 19 bits for expanded input and 8 bits for output, resulting in an enormous amount of hardware.

次に、上述した演算理論に立脚し九本発明方式の一実施
例につき説明する。Next, one embodiment of the present invention method will be described based on the above-mentioned arithmetic theory.

第８図は本発明の実施例方式を適用した除算回路Ｏ構成
図であ夛、高速表乗算・除算回路を実現するものである
。図中、２３．２４はセレクタ、２５．２６は入力レジ
スタ、２８，２９゜３０．３１，８１１は前置乗算回路
、３３，３４゜ｓｓ、ｓｒ；、ｓｒ、ｓａはキャリー保
留加算回路、１９．４０はノｆイブラインレジスタ、４
６はキャリー伝播加算回路でＴｏシ、これらによって乗
算回路が構成されている。更に、２２は逆数テーブル、
４１は前置加算回路、４２社商デイジツト発生回路、４
６はノ４イブラインレジスタであシ、これらと前記乗算
回路とＫよって除算回路が構成されている。FIG. 8 is a block diagram of a division circuit O to which an embodiment of the present invention is applied, which realizes a high-speed table multiplication/division circuit. In the figure, 23.24 is a selector, 25.26 is an input register, 28, 29° 30.31, 811 is a premultiplier circuit, 33, 34° ss, sr;, sr, sa are carry-pending addition circuits, 19 .40 is nof bline register, 4
6 is a carry propagation adder circuit; these constitute a multiplication circuit. Furthermore, 22 is a reciprocal table,
41 is a pre-addition circuit; 42 is a commercial digit generation circuit; 4
Reference numeral 6 denotes a four-line register, and these, the multiplication circuit, and K constitute a division circuit.

ここでは、上記乗算回路は３２ピツ）ＸＳ）ピットの演
算能力を持っている。この乗算の原理は次式によって表
わせる。Here, the multiplier circuit has an arithmetic capacity of 32 pits)XS) pits. The principle of this multiplication can be expressed by the following equation.

Ｘ：被乗数、Ｙ：乗数 ＝　（−２ｙｏ＋ｙｓ＋ｙｔ）２−”　＋　（−２ｙｔ
＋ｙｓ　＋７４　）２−”＋（２Ｆ４＋Ｆ！Ｊ＋７６）
２−”＋（−２７６＋ｙｙ＋ｙｓ）２−丁＋（−２ｙａ
　＋ｙｓ）２−・　　　　　　　　　　ｊ積Ｘ　Ｙ　＝
２−”（−２７６＋ｙｌ　＋７ｍ　）Ｘ＋２−”（２）
’＊＋３’ｔ＋７４）ｘ　　　’＋２””（−２ｙ＋＋
ｙｓ＋ｙｓ）Ｘ＋２イ（２ＦＭ＋３’？　＋ＦＩ　）Ｘ
＋２′（−２ｙａ　＋ｙ＊　）Ｘ 図中、ｚｇ、ｉｐ、・・・、Ｊ２はそれぞれ上式におけ
る各項（Ｚｙｏ　＋Ｆｒ　＋Ｆ冨）Ｘｓ　（２ｙｔ＋Ｆ
ｓ＋ｙ４）Ｘ＋・・・＊　（２ｙｉ　”　Ｆ＠　）Ｘ　
　の演算をそれぞれ実現するもので、Ｙのピットノ４タ
ーンに応じてＸの０倍、＋１倍、＋２倍を生成する。４
１ＫＫの負数倍は例えばまずＸを正数倍し、次にこの結
果の１の補数をと多、更に補正入力２７の適尚な位置Ｋ
ｌを加えて２の補数を得るととくよってなされる。X: Multiplicand, Y: Multiplier = (-2yo+ys+yt)2-” + (-2yt
+ys +74)2-”+(2F4+F!J+76)
2-”+(-276+yy+ys)2-cho+(-2ya
+ys)2−・j product X Y =
2-”(-276+yl +7m)X+2-”(2)
'*+3't+74)x '+2""(-2y++
ys+ys)X+2i(2FM+3'? +FI)X
+2'(-2ya +y*)X In the figure, zg, ip,..., J2 are each term (Zyo +Fr +F)
s+y4)X+...* (2yi ”F@)X
It realizes the calculations respectively, and generates 0 times, +1 times, and +2 times of X according to the four turns of the pit nozzle of Y. 4
To multiply 1KK by a negative number, for example, first multiply X by a positive number, then multiply the 1's complement of this result, and then select the appropriate position K of the correction input 27.
This is done by adding l to obtain the two's complement number.

この実施例では３２ピツ）Ｘ９ビツトの積の結果はサム
出力およびキャリ出力の２っに分離してそれぞれノ譬イ
ブラインレジスタ４１．１４にセットされる。完全外積
の結果を得ゐ為には２つの／ヤイ！ラインレジスタ４３
．４４の出力をキャリー伝播加算Ｆｍ＊４５によって加
算することが必要である。In this embodiment, the result of the product of 32 bits (32 bits) x 9 bits is separated into two outputs, a sum output and a carry output, and is set in the parallel register 41.14, respectively. To get a perfect cross product result, you need two /Yay! line register 43
．． It is necessary to add the outputs of 44 by carry propagation addition Fm*45.

本実施例Ｋｊ？いて３２ビツト×３２ピツトの乗算は、
３２ピツト×８ピツトの乗算を４回行い最後Ｋｔサム出
力キャリー出力とをキャリ伝播加算Ｎ路４６によって加
算することによって実行される。第９図はこのような乗
算処理実行過穆を示すタイムシーケンス図である。This example Kj? The multiplication of 32 bits x 32 pits is
This is executed by performing 32-pit x 8-pit multiplication four times and adding the final Kt sum output and carry output by the carry propagation addition N path 46. FIG. 9 is a time sequence diagram showing an overexecution of such multiplication processing.

次に本実施例における除算の実行について第１θ図に示
す除算実行タイムシーケンス図を用いて説明する。仁の
除算は以下の手順で行われる。即ち、 （１）　　除数ｄを入力線ｊａ上に乗せる。この人力線
２０の上に乗せられえ除数ｄの上位９ビツトは逆数テー
ブル２２に与えられる。第１０図中タイミングｔに相当
する。Next, the execution of division in this embodiment will be explained using the division execution time sequence diagram shown in FIG. 1θ. The division of jin is performed in the following steps. That is, (1) Place the divisor d on the input line ja. The upper 9 bits of the divisor d that can be placed on the human force line 20 are given to the reciprocal table 22. This corresponds to timing t in FIG.

（２）　　入力線２０上のデータ、即ち除数ｄをレジス
タ２５にセットし、同時に逆数テーブル２２の出力、即
ちｄの逆数の近似値をレジスタ２６にセットする。第１
０図中タイミングｔ１に相当する。(2) Set the data on the input line 20, ie, the divisor d, in the register 25, and at the same time set the output of the reciprocal table 22, ie, the approximate value of the reciprocal of d, in the register 26. 1st
0 corresponds to timing t1 in the figure.

（３）　　レジスタｚｓ、ｚｇの内容をそれぞれ被除数
、除数として乗算を実行し、その結果を・譬イ！ライン
レジスタ３９及び４ｏにセットする。(3) Execute multiplication using the contents of registers zs and zg as the dividend and divisor, respectively, and calculate the result. Set in line registers 39 and 4o.

この動作と並行して入力線：ｌＯ，，）：に被除数Ｐ、
が乗せられて前記レジスタ２５にセットされる。嬉１０
図中タイ建ングｔ、に相当する。In parallel with this operation, the input line: lO,, ): receives the dividend P,
is loaded and set in the register 25. Happy 10
This corresponds to the tie construction t in the figure.

（４）　　レジスタ２５とレジスタ２６の内容が相互に
乗算され、その結果がノ々イグラインレジスタ３９．４
０にそれぞれセットされる。この動作と並行してノダイ
グラインレジスタ３９゜４０の内容が加算回路４５によ
って加算され、その結果がレジスタ２５にセットされる
。第１０図中タイミング１．に相当する。(4) The contents of register 25 and register 26 are multiplied together, and the result is sent to non-ignition register 39.4.
Each is set to 0. In parallel with this operation, the contents of the no-dig line registers 39 and 40 are added by the adder circuit 45, and the result is set in the register 25. Timing 1 in Figure 10. corresponds to

以上によシ除算の初期設定が（ｊ４−０）完了し、続い
て以下のように除算の実行が行われる。The initial setting of the division is completed (j4-0) as described above, and then the division is executed as follows.

（５）　　レジスタ３９．４０のそれぞれ上位数ヒツト
を前置加算回路４１によって加算して部分剰余ｐｒｏ近
似をＰ、１を求める。このＰｊから商デイジツト発生回
路４２によって商ディジツト”ｊ＋１を得る。前述し九
乗算回路によって”ｊ＋１とレジスタ２５の内容との積
が計算され、レジスタ１９及び４００部分剰余から上記
積の値を引き算して新しい部分剰余Ｐｊ＋１を求める。(5) Add the high-order hits of the registers 39 and 40 by the pre-adder circuit 41 to obtain the partial remainder pro approximation P,1. The quotient digit "j+1" is obtained from this Pj by the quotient digit generating circuit 42.The product of "j+1" and the contents of the register 25 is calculated by the aforementioned nine multiplication circuit, and the value of the above product is subtracted from the partial remainders of the registers 19 and 400. to find a new partial remainder Pj+1.

（６）演算結果即ち新しい部分剰余Ｐ、１＋１をレジス
タ３ｍ、４０にセットし、上記ステラｆ（５）へ戻る。(6) Set the operation result, that is, the new partial remainder P, 1+1, in the registers 3m, 40, and return to the above Stella f(5).

［ｊ＋−ｊ＋１３第１０図中部分剰余のタイミングはｊ
４ｔ　　ｊｌ＋　　４６１　　ｔ、に相当する。[j+-j+13 In Figure 10, the timing of the partial remainder is j
This corresponds to 4t jl+461 t.

このようにして除算はｌステツブ当や８ピツトづつ行わ
れ、３２ピツトと３２ピツトの除算は上記ステラｆ　（
５）　Ｉ　（６）を反復して５回縁秒返す。In this way, division is performed per l step or 8 pits at a time, and division between 32 pits and 32 pits is performed using the above Stellar f (
5) Repeat I (6) to return edge seconds 5 times.

このとき各ステップごとに符号付商ディジツトが生成さ
れるが、前述したように正しい商を得る為にはこの商デ
ィジツトの加算を行なうことが必要となる。しかしてこ
の商ディジツトの加算は上記ステップ（５）　Ｉ　（６
）の反復と並行して加算回路４６によって行なわれる。At this time, signed quotient digits are generated for each step, but as described above, it is necessary to add these quotient digits in order to obtain a correct quotient. However, addition of this quotient digit is done in step (5) I (6
) is performed by the adder circuit 46 in parallel with the repetition of .

この商ディジツトの加算は第１０図中キャリ伝播加算の
タイミングｔｓｗＬｓｌｔ丁、ｔ、に相当する。This addition of the quotient digits corresponds to the timing tswLsltd,t of the carry propagation addition in FIG.

このようにして本実施例では高基数除算はｌ求めたよう
に入力９ビツト出力９ピツトであれ　　　゛ばよい。従
ってこの逆数テーブル２２を附加することによって従来
不可能であった基数２１の高基数除算回路が小規模なハ
ードウェアによって実現できることになる。In this way, in this embodiment, high radix division can be performed as long as the input is 9 bits and the output is 9 pits, as determined by l. Therefore, by adding this reciprocal table 22, a high radix division circuit of radix 21, which was previously impossible, can be realized with small-scale hardware.

以上述べ喪ように本発明によれば従来の高基数除算方式
では達成できないような高基数の除算回路を簡単なハー
ドウェア構造によって１！現でき、高速な除算が可能に
なる等の絶大なる効果を奏し、その実用的利点は絶大で
ある。As stated above, according to the present invention, a high-radix division circuit that cannot be achieved with conventional high-radix division methods can be achieved using a simple hardware structure. It has great effects, such as being able to express and perform high-speed division, and its practical advantages are enormous.

尚、本発明は上記実施例に限定される亀のではない。例
えば除数ｄおよび被除数ｐ、のビット数は、演算仕様に
応じて定めればよい亀のであり、要するに本発明はその
要旨を逸脱しない籠囲で種々変形して実施することがで
きる。It should be noted that the present invention is not limited to the above embodiments. For example, the number of bits of the divisor d and the dividend p may be determined according to the calculation specifications, and in short, the present invention can be implemented with various modifications without departing from the gist thereof.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は除数及び現在の部分剰、余と、選択可能な商デ
ィジツト及びそれを選択し九ときの新しい部分剰余との
関係を示す図、第２開拡除数と部分剰余とから選択可能
な商ディジツトを与える為のｒ＝４．＃ｘ２０場合のＦ
Ｄ−図、第３ｍｌは第２図に示すＰＤ−図における商テ
イジツ）０重横領域の境界を示す図、第４開拡第３図に
示すＰＤ線図の一部を拡大して示した図、第５図はＰＤ
テーブルの減少を説明する為のＰＤ線図、第６開拡従来
の高基数除算回路の一例を示す構成図、第７開拡第５図
に示す回路の動作タイミング図、第８図は本発明の一実
施例を適用した高基数除算回路の構成図、第９図は第８
図に示す回路の乗算動作タイミング図、第１θ図は第８
図に示す回路の除算動作タイきング図である。 １・・・セレクタ、ｉｌｌ、３．７・・・レジスタ、４
・・・前置加算回路、５・・・乗算回路、６・・・ＰＤ
テーブル、８・・・加算回路、２３，２４．４’ｌ、４
３゜４４−・セレクタ、２５．１６．３Ｂ、４０．４６
・・・レジスタ、３３，３４．：１６，３６，３７゜３
８・・・キャリー保留加算回路、２１１．２９，３０゜
３１．３２・・・前置乗算回路、４２・・・前置加算回
路、４５・・・キャリー伝播加算回路、４２・・・商デ
イジツト発生回路、２２・・・逆数テーブル。 出願人代理人　弁理士　鈴　江　武　彦第５図 第６図 ｑｊ争１ 第７図 ｔ□　　　　　ｔｌ　　　　　ｔ２　　　　　ｔ３第９
図 Ｉ４傳 キャリーイλ− タイＳ〉２′５占３゛ 第１０図 靭νＵ惺 ＭＰ＊２金 １ζ−）−４３４に−ｉπｉ哨１ タイＳ〉りｆ九３Figure 1 shows the relationship between the divisor, the current partial remainder, the remainder, the selectable quotient digits, and the new partial remainder when they are selected. r=4 to give the quotient digit. F for #x20
Figure D, 3ml is a diagram showing the boundary of the 0-fold horizontal area in the PD diagram shown in Figure 2, and a part of the PD diagram shown in Figure 3 is enlarged. Figure 5 is PD
A PD diagram for explaining the reduction in the number of tables, a block diagram showing an example of a conventional high-radix division circuit in the sixth expansion, an operation timing diagram of the circuit shown in FIG. 5 in the seventh expansion, and FIG. FIG. 9 is a block diagram of a high radix division circuit to which an embodiment of the invention is applied.
The multiplication operation timing diagram of the circuit shown in the figure, 1θ is the 8th
FIG. 3 is a division operation timing diagram of the circuit shown in the figure. 1...Selector, ill, 3.7...Register, 4
...Pre-addition circuit, 5...Multiplication circuit, 6...PD
Table, 8...addition circuit, 23, 24.4'l, 4
3゜44-・Selector, 25.16.3B, 40.46
...Register, 33, 34. :16,36,37゜3
8... Carry hold addition circuit, 211.29, 30°31.32... Prefix multiplication circuit, 42... Prefix addition circuit, 45... Carry propagation addition circuit, 42... Quotient digit Generation circuit, 22... reciprocal table. Applicant's representative Patent attorney Takehiko Suzue Figure 5 Figure 6 qj dispute 1 Figure 7 t□ tl t2 t3 No. 9
Figure I4 Carry λ- Tie S〉2'5 Fortune 3゛Figure 10 teu νU惺MP*2金1ζ-)-434－iπi 1 Tie S>ri f93

Claims (1)

【特許請求の範囲】[Claims] 与えられた除数の上位数ピットよシ選択した値を上記除
数および与えられ九被除数にそれぞれ乗じて前記除数が
取シ得る値の範囲を狭く限定してなる新しい除数と被＃
数とを求め、この新しく求められた被除数を部分剰余の
初期値として、前記新しく求められた除数と上記部分剰
余とから前記与えられた除数および被除数の商をその上
位桁から順次１桁づつ求めてなる仁とを特徴とする高基
数除算方式。A new divisor and dividend are obtained by multiplying the above divisor and the given dividend by the value selected by the upper number pit of the given divisor to narrowly limit the range of values that the divisor can take.
Using this newly found dividend as the initial value of the partial remainder, calculate the quotient of the given divisor and dividend from the newly found divisor and the partial remainder one by one, starting from the most significant digit. A high-radix division method that is characterized by