JPH01231128A - 障害処理方式 - Google Patents
障害処理方式Info
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- JPH01231128A JPH01231128A JP63057440A JP5744088A JPH01231128A JP H01231128 A JPH01231128 A JP H01231128A JP 63057440 A JP63057440 A JP 63057440A JP 5744088 A JP5744088 A JP 5744088A JP H01231128 A JPH01231128 A JP H01231128A
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- Japan
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- retry
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- 230000004044 response Effects 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 5
- 238000005259 measurement Methods 0.000 claims 1
- 238000012544 monitoring process Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮丘ユ1
本発明は障害処理方式に関し、特にマイクロプログラム
により制御されているデータ処理装置からメモリ装置へ
のメモリリクエストに対して応答が返らないときの障害
処理に関する。
により制御されているデータ処理装置からメモリ装置へ
のメモリリクエストに対して応答が返らないときの障害
処理に関する。
疋圭盈I
従来、この種のデータ処理装置においては、各マイクロ
プログラムの処理単位の処理時間を監視するストール監
視用タイマを有していた。このため、このデータ処理装
置によるメモリリクエスト処理に対する応答が返らない
ような障害が発生した場合には、ストール監視用タイマ
においてタイムアウトとなって障害が検出され、この1
lIi害が重大障害と判断されて装置障害として処理さ
れていた。
プログラムの処理単位の処理時間を監視するストール監
視用タイマを有していた。このため、このデータ処理装
置によるメモリリクエスト処理に対する応答が返らない
ような障害が発生した場合には、ストール監視用タイマ
においてタイムアウトとなって障害が検出され、この1
lIi害が重大障害と判断されて装置障害として処理さ
れていた。
このような従来のデータ処理装置では、メモリリクエス
ト処理に対する応答が返らないような障害が発生した場
合には、ストール監視用タイマによりこの障害が検出さ
れ、この障害が重大障害と判断゛されて装置障害として
処理されていたので、システムダウンとなる確率が大き
くなっている。
ト処理に対する応答が返らないような障害が発生した場
合には、ストール監視用タイマによりこの障害が検出さ
れ、この障害が重大障害と判断゛されて装置障害として
処理されていたので、システムダウンとなる確率が大き
くなっている。
また、近年における装置の大規模化にともなって、大型
システムでは装置の故障率が大きくなるとともに、1装
置当りのチャネル数の増大や、新アーキテクチャの採用
によるマイクロプログラム制御部の使用率の増大など、
マイクロプログラム制御部におけるメモリリクエストの
回数は増加の一途をたどっている。
システムでは装置の故障率が大きくなるとともに、1装
置当りのチャネル数の増大や、新アーキテクチャの採用
によるマイクロプログラム制御部の使用率の増大など、
マイクロプログラム制御部におけるメモリリクエストの
回数は増加の一途をたどっている。
このため、メモリリクエスト処理に対する応答が返らな
いような障害が増加し、それが間欠的な障害であっても
ストール監視用タイマにおいて障害が検出されて装置障
害となり、システムダウンを引起こす確率が高くなると
いう欠点がある。
いような障害が増加し、それが間欠的な障害であっても
ストール監視用タイマにおいて障害が検出されて装置障
害となり、システムダウンを引起こす確率が高くなると
いう欠点がある。
i呪塁旦若
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、間欠的な障害のときに装置障害となるの
を防止し、通常動作を続行させることができる障害処理
方式の提供を目的とする。
されたもので、間欠的な障害のときに装置障害となるの
を防止し、通常動作を続行させることができる障害処理
方式の提供を目的とする。
及jし11處
本発明による障害処理方式は、アクセス要求に対するメ
モリ装置からの応答信号を受信するデータ処理装置の障
害処理方式であって、前記アクセス要求とともに出力さ
れるアクセスアドレスを保持する保持手段と、前記アク
セス要求の出力に応答して計時を開始し、前記応答信号
に応答して前記計時を停止するタイマと、前記タイマに
おいて所定時間が計時されたときに出力されるタイムア
ウト信号に応答して、前記保持手段に保持された前記ア
クセスアドレスにより前記メモリ装置へのリトライ動作
を行うリトライ制御手段と、前記タイムアウト信号に応
答して前記リトライ動作の回数を計数する計数手段とを
設け、前記計数手段の計数値が予め定められた所定値と
なったときに前記データ処理装置における障害処理を行
うようにしたことを特徴とする。
モリ装置からの応答信号を受信するデータ処理装置の障
害処理方式であって、前記アクセス要求とともに出力さ
れるアクセスアドレスを保持する保持手段と、前記アク
セス要求の出力に応答して計時を開始し、前記応答信号
に応答して前記計時を停止するタイマと、前記タイマに
おいて所定時間が計時されたときに出力されるタイムア
ウト信号に応答して、前記保持手段に保持された前記ア
クセスアドレスにより前記メモリ装置へのリトライ動作
を行うリトライ制御手段と、前記タイムアウト信号に応
答して前記リトライ動作の回数を計数する計数手段とを
設け、前記計数手段の計数値が予め定められた所定値と
なったときに前記データ処理装置における障害処理を行
うようにしたことを特徴とする。
K1頂
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第1図は本発明の一実施例の構成を示す構成図である0
図において、本発明の一実施例によるデータ処理装置1
は、マイクロプログラム制御部10と、メモリリクエス
トアドレス・リクエスト要因保持レジスタ(以下保持レ
ジスタとする)11と、セレクタ12と、オア回路13
と、メモリリクエスト用フリップフロップ(以下メモリ
リクエスト用FFとする)14と、ノア(NOR)回路
15.16.20と、メモリリクエスト監視タイマ(以
下監視タイマとする)17と、リトライカウンタ18と
、デコーダ19と、障害フリップフロップ(以下障wF
Fとする)21とにより構成されている。
図において、本発明の一実施例によるデータ処理装置1
は、マイクロプログラム制御部10と、メモリリクエス
トアドレス・リクエスト要因保持レジスタ(以下保持レ
ジスタとする)11と、セレクタ12と、オア回路13
と、メモリリクエスト用フリップフロップ(以下メモリ
リクエスト用FFとする)14と、ノア(NOR)回路
15.16.20と、メモリリクエスト監視タイマ(以
下監視タイマとする)17と、リトライカウンタ18と
、デコーダ19と、障害フリップフロップ(以下障wF
Fとする)21とにより構成されている。
データ処理装置1はシステム制御装置2と接続され、こ
のシステム制御装置2を介して図示せぬメモリ装置との
情報のやり取りを行っている。
のシステム制御装置2を介して図示せぬメモリ装置との
情報のやり取りを行っている。
以下第1図を用いて本発明の一実施例の動作について説
明する。
明する。
データ処理装置1のマイクロプログラム制御部10から
のメモリリクエストアドレスおよびリクエスト要因は信
号線101を介して保持レジスタ11とセレクタ12と
に出力され、このメモリリクエストアドレスおよびリク
エスト要因は保持レジスタ11に設定されるのと同時に
、セレクタ12と信号線105とを介してシステム制御
装置2に供給される。
のメモリリクエストアドレスおよびリクエスト要因は信
号線101を介して保持レジスタ11とセレクタ12と
に出力され、このメモリリクエストアドレスおよびリク
エスト要因は保持レジスタ11に設定されるのと同時に
、セレクタ12と信号線105とを介してシステム制御
装置2に供給される。
また、マイクロプログラム制御部10からのメモリリク
エスト信号は信号線102を介して保持レジスタ11と
オア回路13とに出力され、このメモリリクエスト信号
が保持レジスタ11においてセット信号として使用され
るのと同時に、オア回路13とメモリリクエスト用FF
14と信号線106.107とを介してシステム制御装
置2に出力される。
エスト信号は信号線102を介して保持レジスタ11と
オア回路13とに出力され、このメモリリクエスト信号
が保持レジスタ11においてセット信号として使用され
るのと同時に、オア回路13とメモリリクエスト用FF
14と信号線106.107とを介してシステム制御装
置2に出力される。
オア回路13からの出力信号はマイクロプログラム制御
部10からのメモリリクエスト信号により論理値″1”
となり、この論理値“1″の出力信号は信号線106を
介してメモリリクエスト用FF14に出力されるととも
に、監視タイマ17に出力されてそのスタート信号とし
て使用される。
部10からのメモリリクエスト信号により論理値″1”
となり、この論理値“1″の出力信号は信号線106を
介してメモリリクエスト用FF14に出力されるととも
に、監視タイマ17に出力されてそのスタート信号とし
て使用される。
すなわち、監視タイマ17はマイクロプログラム制御部
10からのメモリリクエスト信号によりカウントアツプ
を開始する。
10からのメモリリクエスト信号によりカウントアツプ
を開始する。
メモリリクエスト用FF14にはシステム制御装置2か
らの受付有効信号が信号線108を介して入力され、こ
の受付有効信号によりメモリリクエスト用FF14に入
力されたオア回路13からの出力信号がホールドされる
。
らの受付有効信号が信号線108を介して入力され、こ
の受付有効信号によりメモリリクエスト用FF14に入
力されたオア回路13からの出力信号がホールドされる
。
これらマイクロプログラム制御部10からのメモリリク
エスト信号とメモリリクエストアドレスおよびリクエス
ト要因とに対するシステム制御装置2からのリプライ信
号(メモリ装置からのリプライ信号)が信号線109を
介して返ってくると、このリプライ信号はマイクロプロ
グラム制御部IQに入力されるとともに、ノア回R15
と信号線110とを介して監視タイマ17に出力されて
そのリセット信号として使用され、またノア回路16と
信号線111とを介してリトライカウンタ18に出力さ
れてそのリセット信号として使用される。
エスト信号とメモリリクエストアドレスおよびリクエス
ト要因とに対するシステム制御装置2からのリプライ信
号(メモリ装置からのリプライ信号)が信号線109を
介して返ってくると、このリプライ信号はマイクロプロ
グラム制御部IQに入力されるとともに、ノア回R15
と信号線110とを介して監視タイマ17に出力されて
そのリセット信号として使用され、またノア回路16と
信号線111とを介してリトライカウンタ18に出力さ
れてそのリセット信号として使用される。
すなわち、監視タイマ17およびリセットカウンタ18
はシステム制御装置2からのリプライ信号によりそのカ
ウント値がリセットされる。
はシステム制御装置2からのリプライ信号によりそのカ
ウント値がリセットされる。
これらマイクロプログラム制御部10からのメモリリク
エスト信号とメモリリクエストアドレスおよびリクエス
ト要因とに対するシステム制御装置2からのリプライ信
号が返ってこないときには、監視タイマ17はカウント
アツプを続け、そのカウント値が所定値を越えるとメモ
リリクエストのタイムアウトを検出して論理値“1”を
信号線112を介してリトライカウンタ18と障害PF
21とに出力する。
エスト信号とメモリリクエストアドレスおよびリクエス
ト要因とに対するシステム制御装置2からのリプライ信
号が返ってこないときには、監視タイマ17はカウント
アツプを続け、そのカウント値が所定値を越えるとメモ
リリクエストのタイムアウトを検出して論理値“1”を
信号線112を介してリトライカウンタ18と障害PF
21とに出力する。
また、このとき監視タイマ17は論理値“o″を信号線
113を介してノア回1i15に出力し、監視タイマ1
7は次のクロックで信号線110を介して入力されるノ
ア回路15からの出力信号によりリセットされ、そのカ
ウントアツプが停止される。
113を介してノア回1i15に出力し、監視タイマ1
7は次のクロックで信号線110を介して入力されるノ
ア回路15からの出力信号によりリセットされ、そのカ
ウントアツプが停止される。
リトライカウンタ18では監視タイマ17からの論理値
“1”の入力によりカウントアツプが行われ、信号線1
14を介してそのカウンタ値をデコーダ19に出力する
とともに、信号線115を介してそのカウンタ値が予め
設定された指定回数に達するまで論理値“1”をセレク
タ12に出力する。
“1”の入力によりカウントアツプが行われ、信号線1
14を介してそのカウンタ値をデコーダ19に出力する
とともに、信号線115を介してそのカウンタ値が予め
設定された指定回数に達するまで論理値“1”をセレク
タ12に出力する。
障害FF21では監視タイマ17からの論理値“1”の
入力により障害信号を論理値“1″とし、その障害信号
が信号線118を介してノア回路2゜に出力される。
入力により障害信号を論理値“1″とし、その障害信号
が信号線118を介してノア回路2゜に出力される。
デコーダ19はリトライカウンタ18からのカウンタ値
をデコードし、そのカウンタ値が予め設定された指定回
数となるまで論理値“Onを信号線116を介してノア
回路20に出力するとともに、その論理値“0″をマイ
クロプログラム制御部10にも出力する。デコーダ19
ではリトライカウンタ18からのカウンタ値が予め設定
された指定回数となると、マイクロプログラム制御部1
0とノア回路20とに論理値“1″を出力する。
をデコードし、そのカウンタ値が予め設定された指定回
数となるまで論理値“Onを信号線116を介してノア
回路20に出力するとともに、その論理値“0″をマイ
クロプログラム制御部10にも出力する。デコーダ19
ではリトライカウンタ18からのカウンタ値が予め設定
された指定回数となると、マイクロプログラム制御部1
0とノア回路20とに論理値“1″を出力する。
ノア回F!@20にはデコーダ1つから信号線716を
介して論理値“0”が入力されるとともに、障害FF2
0からも信号線118を介して論理値“1”が入力され
るので、信号線117を介してオアUgJ路13に出力
されるリトライ用のメモリリクエスト信号が論理値“1
“となる。
介して論理値“0”が入力されるとともに、障害FF2
0からも信号線118を介して論理値“1”が入力され
るので、信号線117を介してオアUgJ路13に出力
されるリトライ用のメモリリクエスト信号が論理値“1
“となる。
このリトライ用のメモリリクエスト信号がオア回路13
に入力されると、オア回路13からの出力信号は論理値
M1″となり、メモリリクエスト用FF14と信号線1
07とを介してシステム制御装置2にメモリリクエスト
信号として出力される。
に入力されると、オア回路13からの出力信号は論理値
M1″となり、メモリリクエスト用FF14と信号線1
07とを介してシステム制御装置2にメモリリクエスト
信号として出力される。
このとき、監視タイマ17は信号線706を介して入力
されたオア回路13からの出力信号により再びカウント
アツプを開始する。
されたオア回路13からの出力信号により再びカウント
アツプを開始する。
また、セレクタ12にはリトライカウンタ18から信号
線115を介して論理値“1”がセレクト信号として入
力されるため、信号線104を介して入力される保持レ
ジスタ11からの出力信号を選択し、保持レジスタ11
からの出力信号がメモリリクエストアドレスおよびリク
エスト要因として信号線105を介してシステム制御装
置2に供給される。
線115を介して論理値“1”がセレクト信号として入
力されるため、信号線104を介して入力される保持レ
ジスタ11からの出力信号を選択し、保持レジスタ11
からの出力信号がメモリリクエストアドレスおよびリク
エスト要因として信号線105を介してシステム制御装
置2に供給される。
これらメモリリクエスト用FF14からのメモリリクエ
スト信号と、セレクタ12からのメモリリクエストアド
レスおよびリクエスト要因とに対するシステム制御装r
!12からのリプライ信号が信号線109を介して返っ
てくると、監視タイマ17とリトライカウンタ18とが
リセットされ、前回出力されたメモリリクエスト信号に
対するリプライ信号が返ってこなかった障害を間欠障害
であるとして通常の処理を続行する。
スト信号と、セレクタ12からのメモリリクエストアド
レスおよびリクエスト要因とに対するシステム制御装r
!12からのリプライ信号が信号線109を介して返っ
てくると、監視タイマ17とリトライカウンタ18とが
リセットされ、前回出力されたメモリリクエスト信号に
対するリプライ信号が返ってこなかった障害を間欠障害
であるとして通常の処理を続行する。
これらメモリリクエスト用FF14からのメモリリクエ
スト信号と、セレグタ12からのメモリリクエストアド
レスおよびリクエスト要因とに対するシステム制御装y
12からのリプライ信号が再度返ってこない場合には、
監視タイマ17がオーバフローしてリトライカウンタ1
8をカウントアツプする。
スト信号と、セレグタ12からのメモリリクエストアド
レスおよびリクエスト要因とに対するシステム制御装y
12からのリプライ信号が再度返ってこない場合には、
監視タイマ17がオーバフローしてリトライカウンタ1
8をカウントアツプする。
リトライカウンタ18のカウンタ値は信号線114を介
してデコーダ19に出力されるが、デコーダ19ではこ
のカウンタ値が指定回数となるまで信号線116を介し
てノア回路20に論理値“0”を出力するため、オア回
路13とメモリリクエスト用FF14と信号線106.
107,117とを介してリトライ用のメモリリクエス
ト信号がシステム制御装r112に出力される。
してデコーダ19に出力されるが、デコーダ19ではこ
のカウンタ値が指定回数となるまで信号線116を介し
てノア回路20に論理値“0”を出力するため、オア回
路13とメモリリクエスト用FF14と信号線106.
107,117とを介してリトライ用のメモリリクエス
ト信号がシステム制御装r112に出力される。
リトライカウンタ18のカウンタ値が指定回数となると
、デコーダ19は信号線116を介してノア回路20に
論理値“1”を出力するため、ノア回路20ではリトラ
イ用のメモリリクエスト信号の出力が抑止される。
、デコーダ19は信号線116を介してノア回路20に
論理値“1”を出力するため、ノア回路20ではリトラ
イ用のメモリリクエスト信号の出力が抑止される。
また、デコーダ19からは信号線116を介してマイク
ロプログラム制御部10に論理値“1”が出力される。
ロプログラム制御部10に論理値“1”が出力される。
この出力信号は障害割込み信号としてマイクロプログラ
ム制御部10に割込みをかけるので、マイクロプログラ
ム制御部10では障害割込み信号が受付けられて障害処
理が開始される。
ム制御部10に割込みをかけるので、マイクロプログラ
ム制御部10では障害割込み信号が受付けられて障害処
理が開始される。
このとき、マイクロプログラム制御部10ではこの障害
処理中に信号線103を介して論理値“1″がリトライ
カウンタ18に出力され、リトライカウンタ18がリセ
ットされる。
処理中に信号線103を介して論理値“1″がリトライ
カウンタ18に出力され、リトライカウンタ18がリセ
ットされる。
このように、マイクロプログラム制御部10からのメモ
リリクエスト信号に応答して監視タイマ17を作動させ
、この監視タイマ17がメモリリクエストのタイムアウ
トを検出する毎に、リトライカウンタ18をカウントア
ツプさせるとともに、保持レジスタ11に保持されたメ
モリリクエストアドレスおよびリクエスト要因を用いて
リトライ用のメモリリクエスト信号を出力し、リトライ
カウンタ18のカウンタ値が予め設定された所定回数と
なったときに、マイクロプログラム制御部10により障
害処理を行うようにすることによって、間欠障害のとき
に装置障害となるのを防止し、通常動作を続行させるこ
とができる。
リリクエスト信号に応答して監視タイマ17を作動させ
、この監視タイマ17がメモリリクエストのタイムアウ
トを検出する毎に、リトライカウンタ18をカウントア
ツプさせるとともに、保持レジスタ11に保持されたメ
モリリクエストアドレスおよびリクエスト要因を用いて
リトライ用のメモリリクエスト信号を出力し、リトライ
カウンタ18のカウンタ値が予め設定された所定回数と
なったときに、マイクロプログラム制御部10により障
害処理を行うようにすることによって、間欠障害のとき
に装置障害となるのを防止し、通常動作を続行させるこ
とができる。
また、固定障害によりリトライカウンタ18のカウンタ
値が予め設定された所定回数となってマイクロプログラ
ム制御部10に割込んだときには、動作中のチャネルの
異常終了やユニット障害としたり、あるいは共通部の障
害ということでマイクロプログラム制御部10により装
置障害として処理することができる。
値が予め設定された所定回数となってマイクロプログラ
ム制御部10に割込んだときには、動作中のチャネルの
異常終了やユニット障害としたり、あるいは共通部の障
害ということでマイクロプログラム制御部10により装
置障害として処理することができる。
1肌ゑ憇1
以上説明したように本発明によれば、データ処理装置か
らメモリ装置へのアクセス要求の出力に応答して計時を
開始するタイマにおいて所定時間が計時されたときに、
保持されていたアクセスアドレスによりメモリ装置への
リトライ動作を行い、このリトライ動作の回数が予め定
められた所定値となったときにデータ処理装置における
障害処理を行うようにすることによって、間欠的な障害
のときに装置障害となるのを防止し、通常動作を続行さ
せることができるという効果がある。
らメモリ装置へのアクセス要求の出力に応答して計時を
開始するタイマにおいて所定時間が計時されたときに、
保持されていたアクセスアドレスによりメモリ装置への
リトライ動作を行い、このリトライ動作の回数が予め定
められた所定値となったときにデータ処理装置における
障害処理を行うようにすることによって、間欠的な障害
のときに装置障害となるのを防止し、通常動作を続行さ
せることができるという効果がある。
第1図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 1・・・・・・データ処理装置 2・・・・・・システム制御装置 10・・・・・・マイクロプログラム制御部11・・・
・・・メモリリクエストアドレス・リクエスト要因保持
レジスタ 12・・・・・・セレクタ 13・・・・・・オア回路 14・・・・・・メモリリクエスト用 フリップフロップ 17・・・・・・メモリリクエスト監視タイマ18・・
・・・・リトライカウンタ 19・・・・・・デコーダ
る。 主要部分の符号の説明 1・・・・・・データ処理装置 2・・・・・・システム制御装置 10・・・・・・マイクロプログラム制御部11・・・
・・・メモリリクエストアドレス・リクエスト要因保持
レジスタ 12・・・・・・セレクタ 13・・・・・・オア回路 14・・・・・・メモリリクエスト用 フリップフロップ 17・・・・・・メモリリクエスト監視タイマ18・・
・・・・リトライカウンタ 19・・・・・・デコーダ
Claims (1)
- (1)アクセス要求に対するメモリ装置からの応答信号
を受信するデータ処理装置の障害処理方式であって、前
記アクセス要求とともに出力されるアクセスアドレスを
保持する保持手段と、前記アクセス要求の出力に応答し
て計時を開始し、前記応答信号に応答して前記計時を停
止するタイマと、前記タイマにおいて所定時間が計時さ
れたときに出力されるタイムアウト信号に応答して、前
記保持手段に保持された前記アクセスアドレスにより前
記メモリ装置へのリトライ動作を行うリトライ制御手段
と、前記タイムアウト信号に応答して前記リトライ動作
の回数を計数する計数手段とを設け、前記計数手段の計
数値が予め定められた所定値となつたときに前記データ
処理装置における障害処理を行うようにしたことを特徴
とする障害処理方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63057440A JPH01231128A (ja) | 1988-03-11 | 1988-03-11 | 障害処理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63057440A JPH01231128A (ja) | 1988-03-11 | 1988-03-11 | 障害処理方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01231128A true JPH01231128A (ja) | 1989-09-14 |
Family
ID=13055718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63057440A Pending JPH01231128A (ja) | 1988-03-11 | 1988-03-11 | 障害処理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01231128A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005066805A1 (ja) * | 2003-12-26 | 2005-07-21 | Fujitsu Limited | 共通メモリアクセス方法及びそれを用いたマルチプロセッサ・システム |
JP2012094107A (ja) * | 2010-09-29 | 2012-05-17 | Toshiba Corp | メモリシステム |
JP2019106056A (ja) * | 2017-12-13 | 2019-06-27 | 東芝メモリ株式会社 | メモリシステム及びメモリデバイス |
-
1988
- 1988-03-11 JP JP63057440A patent/JPH01231128A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005066805A1 (ja) * | 2003-12-26 | 2005-07-21 | Fujitsu Limited | 共通メモリアクセス方法及びそれを用いたマルチプロセッサ・システム |
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