JPH01229497A - Nonvolatile semiconductor memory - Google Patents
Nonvolatile semiconductor memoryInfo
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- JPH01229497A JPH01229497A JP63055255A JP5525588A JPH01229497A JP H01229497 A JPH01229497 A JP H01229497A JP 63055255 A JP63055255 A JP 63055255A JP 5525588 A JP5525588 A JP 5525588A JP H01229497 A JPH01229497 A JP H01229497A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000003491 array Methods 0.000 abstract description 7
- 238000007599 discharging Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 14
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 description 13
- 102100035793 CD83 antigen Human genes 0.000 description 13
- 102100030385 Granzyme B Human genes 0.000 description 13
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 description 13
- 101001009603 Homo sapiens Granzyme B Proteins 0.000 description 13
- 201000001130 congenital generalized lipodystrophy type 1 Diseases 0.000 description 13
- 201000006705 Congenital generalized lipodystrophy Diseases 0.000 description 6
- 230000004913 activation Effects 0.000 description 3
- 101100165547 Caenorhabditis elegans bli-1 gene Proteins 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 101100444285 Arabidopsis thaliana DYAD gene Proteins 0.000 description 1
- 101100232386 Arabidopsis thaliana IBL1 gene Proteins 0.000 description 1
- 101100492787 Caenorhabditis elegans mai-1 gene Proteins 0.000 description 1
- 101001070329 Geobacillus stearothermophilus 50S ribosomal protein L18 Proteins 0.000 description 1
- 101100236208 Homo sapiens LTB4R gene Proteins 0.000 description 1
- 102100033374 Leukotriene B4 receptor 1 Human genes 0.000 description 1
- 101150016929 SWI1 gene Proteins 0.000 description 1
- 101100437750 Schizosaccharomyces pombe (strain 972 / ATCC 24843) blt1 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 101150013240 bpt gene Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 101150078951 mai-2 gene Proteins 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は不揮発性半導体記憶装置に関し、特にページ
モード書込み機能を有するＥＥＰＲＯＭに関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a nonvolatile semiconductor memory device, and particularly to an EEPROM having a page mode write function.
（従来の技術〕
第５図は従来のＥＥＰＲＯＭを示す回路図である。同図
において、１．２はメモリセルであり、各々２つのメモ
リトランジスタＭＱＩ、ＭＱ２より２ビツト構成となっ
ており、ワード線ＷＬ１゜ＷＬ２を活性化させることで
対応する各メモリセル１．２の選択トランジスタＳＴが
オンし、読出し、占込みが可能となる。また、メモリセ
ル１゜２内の各メモリトランジスタＭＱ１．ＭＱ２のソ
ースはトランジスタ９を介して接地される。このトラン
ジスタ９のゲートにはソース線リセット信号ＳＬＲが印
加される。メモリセル１．２の各選択トランジスタＳＴ
のドレインは各々コントロールゲート線ＣＧＬ１．ＣＧ
Ｌ２．ビット線ＢＬ１１．８１１２．ＢＬ２１．８ｍ２
２に接続されている。コントロールゲート線ＣＧＬ１．
ＣＧＬ２の一端はコモンコントロールゲート線（以下、
「コモンＣＧ線」と言う。）３９に、トランジスタ３０
．３１を介して接続され、ビット線ＢＬ１１、ＢＬ２１
の一端はＩ１０線３７にトランジスタ３２．３４を介し
て接続され、ビット線ＢＬＩ２、ＢＬ２２の一端はＩ１
０線３８にトランジスタ３３．３５を介して接続される
。コモンＣＧ線３つは図示しない制御回路によって、読
出し時。(Prior Art) Fig. 5 is a circuit diagram showing a conventional EEPROM. In the figure, reference numerals 1 and 2 are memory cells, each of which has a 2-bit configuration from two memory transistors MQI and MQ2, and has a word By activating the lines WL1 and WL2, the selection transistor ST of each corresponding memory cell 1.2 is turned on, allowing reading and occupancy.In addition, each memory transistor MQ1 and MQ2 in the memory cell 1 and 2 is activated. The source of the transistor 9 is grounded via the transistor 9. A source line reset signal SLR is applied to the gate of the transistor 9. Each selection transistor ST of the memory cell 1.2
drains are connected to control gate lines CGL1. CG
L2. Bit line BL11.8112. BL21.8m2
Connected to 2. Control gate line CGL1.
One end of CGL2 is a common control gate line (hereinafter referred to as
It's called a "common CG line." ) 39, transistor 30
．． 31, and the bit lines BL11 and BL21
One end is connected to the I10 line 37 via a transistor 32.34, and one end of the bit lines BLI2 and BL22 is connected to the I1 line 37.
Connected to 0 line 38 via transistor 33.35. The three common CG lines are read by a control circuit (not shown).
書込み時に各々適切な電位が与えられる。また、Ｉ１０
線３７．３８はセンスアンプ３．４に接続されており、
このセンスアンプ３，４の出力が読出しデータＲＤＩ、
ＲＤ２となる。Appropriate potentials are applied to each during writing. Also, I10
Lines 37.38 are connected to sense amplifier 3.4,
The outputs of these sense amplifiers 3 and 4 are read data RDI,
It becomes RD2.
３０〜３５はＹゲートトランジスタであり、Ｙゲートト
ランジスタ３０．３２．３３のゲートにはＹゲート信号
ＹＧａｔｅ１が入力され、Ｙゲートトランジスタ３１．
３４．３５のゲートにはＹゲート信号ＹＧａｔｅ２が入
力される。30 to 35 are Y gate transistors, and the Y gate signal YGate1 is input to the gates of the Y gate transistors 30, 32, and 33, and the Y gate signal YGate1 is input to the gates of the Y gate transistors 31.
The Y gate signal YGate2 is input to the gates 34 and 35.
一方、反転書込みデータＷＤ１．ＷＤ２が各々入力され
る書込みドライバ５．６はトランジスタ７．８を介して
Ｉ１０線３７．３８に接続される。On the other hand, inverted write data WD1. The write drivers 5.6, each input with WD2, are connected to the I10 line 37.38 via a transistor 7.8.
これらのトランジスタ７．８のゲートに出込み信号Ｗ
Ｅが印加される。An output signal W is applied to the gates of these transistors 7 and 8.
E is applied.
また、コントロールゲート線ＣＧＬ１．ＣＧＬ２及びビ
ット線ＢＬＩ １．ＢＬＩ ２．ＢＬ２１゜ＢＬ２２の
他端は各々高電圧（Ｖ、、）スイッチ１１．１２．１３
．２１．２２．２３及びコラムラッチ１１１，１１２，
１１３，１２１，１２２゜１２３が接続される。■３．
スイッチ１１〜１３゜２１〜２３は対応するコラムラッ
チ１１１〜１１３．１２１〜１２３に“Ｈ”レベルが保
持されている場合に、高電圧ＶＡＶ クロックφによ
り高ＰＰ・
電圧Ｖ１．に立上げる。また、２４〜２９は各ビット線
ＢＬ、コントロールゲート線ＣＧＬ放電用のトランジス
タであり、トランジスタ２４〜２７のゲートにはビット
線リセット信号ＢＬＲが印加され、トランジスタ２８．
２９のゲートにはコントロールゲート線リセット信号Ｃ
ＧＲが印加される。In addition, the control gate line CGL1. CGL2 and bit line BLI 1. BLI 2. The other ends of BL21゜BL22 are high voltage (V,,) switches 11, 12, 13 respectively.
．． 21.22.23 and column latches 111, 112,
113, 121, 122°123 are connected. ■3.
When the corresponding column latches 111 to 113 and 121 to 123 are held at the "H" level, the switches 11 to 13 and 21 to 23 are set to high PP and voltage V1. Start up. Further, 24 to 29 are transistors for discharging each bit line BL and control gate line CGL, and a bit line reset signal BLR is applied to the gates of transistors 24 to 27, and transistors 28 .
The control gate line reset signal C is applied to the gate 29.
GR is applied.
また、コラムラッチ１１１〜１１３．１２１〜１２３は
コラムラッチ活性化信号ＯＬＥが印加される。Further, a column latch activation signal OLE is applied to the column latches 111 to 113 and 121 to 123.
第６図は第５図で示したＥＥＰＲＯＭの全体構成を示し
たブロック図である。同図において第５図のメモリセル
１に相当するものがｍ×ｎ構成でマトリクス状に形成さ
れたのがメモリセルアレイＭＡ１、メモリセル２に相当
するメモリセルがｍ×ｎ構成でマトリクス状に形成され
たのがメモリセルアレイＭ△２である。従って、このＥ
ＥＰＲＯＭはｍｘｎバイトのメモリセルアレイをロウデ
コーダＲＤの両側に配置しｍｘ２ｎバイト構成となって
いる。FIG. 6 is a block diagram showing the overall configuration of the EEPROM shown in FIG. 5. In the same figure, memory cell array MA1 has memory cells corresponding to memory cell 1 in FIG. 5 formed in an m×n configuration in a matrix, and memory cells corresponding to memory cell 2 in FIG. The memory cell array MΔ2 is the memory cell array MΔ2. Therefore, this E
The EPROM has an mx2n byte configuration with mxn byte memory cell arrays arranged on both sides of the row decoder RD.
第７図は第５図、第６図で示したＥＥＰＲＯＭの読出し
動作を示すタイミング図である。以下、同図を参照しつ
つメモリセル１．２が選択された場合における読出し動
作の説明をする。読出しは外部から書込み信号ＷＥ（図
示せず）を“ＨＩＴとし、チップイネーブル信号ＣＥを
“し”とすることで開始する（時刻１．）。この時アド
レス信号をロウデコーダ、コラムデコーダにより解析し
、対応するワード線ＷＬ１及びＹゲート信号ＹＧａｔｅ
１は“Ｈ″となる。その結果、ワード線ＷＬ１がゲート
に接続された選択トランジスタＳＴがオンすることでメ
モリセル１内のメモリトランジスタＭＱ１．ＭＱ２のゲ
ートとコントロールゲート線ＣＧＬ１、メモリトランジ
スタＭＱ１のドレインとビット線ＢＬ１１、メモリトラ
ンジスタＭＱ２のドレインとビット線ＢＬＩ ２が各々
接続される。FIG. 7 is a timing diagram showing the read operation of the EEPROM shown in FIGS. 5 and 6. The read operation when memory cell 1.2 is selected will be described below with reference to the same figure. Reading starts by externally setting the write signal WE (not shown) to "HIT" and the chip enable signal CE to "OFF" (time 1). At this time, the address signal is analyzed by the row decoder and column decoder. , the corresponding word line WL1 and Y gate signal YGate
1 becomes "H". As a result, the selection transistors ST whose gates are connected to the word line WL1 are turned on, so that the memory transistors MQ1 . The gate of MQ2 is connected to the control gate line CGL1, the drain of the memory transistor MQ1 is connected to the bit line BL11, and the drain of the memory transistor MQ2 is connected to the bit line BLI2.
ざらにＹゲート信号Ｙ Ｇａｔｅ １がゲートに入力さ
れるトランジスタ３０．３２．３３がオンすることでコ
ントロールゲート線ＣＧＬ１とコモンＣＧ線３９、ビッ
ト線ＢＬ１１．ＢＬ１２とＩ１０線３７．３８が接続さ
れる。When the transistors 30, 32, and 33 whose gates are input with the Y gate signal Y Gate 1 are turned on, the control gate line CGL1, the common CG line 39, and the bit line BL11. BL12 and I10 lines 37 and 38 are connected.
コモンＣＧ線３９には、図示しないコントロールゲート
線電伶制御回路によって読出し電位（ＯＶ）が与えられ
ているため、メモリセル１内のメモリトランジスタＭＱ
Ｉ、ＭＱ２のゲートにはコントロールゲート線ＣＧＬ１
．選択トランジスタＳＴを介してＯＶが与えられる。こ
の時、信号ＳＬＲが“）」゛ルーベルに設定されており
メモリトランジスタＭＱ１．ＭＱ２のソースは接地され
る。Since the common CG line 39 is given a read potential (OV) by a control gate line voltage control circuit (not shown), the memory transistor MQ in the memory cell 1
Control gate line CGL1 is connected to the gates of I and MQ2.
．． OV is applied via selection transistor ST. At this time, the signal SLR is set to ")" and the memory transistors MQ1. The source of MQ2 is grounded.
従って、メモリトランジスタＭＱ１．ＭＱ２のオン、オ
フによりビット線ＢＬ１１．８Ｌ１２に電流が流れるか
、流れないかが決定する。センスアンプ３．４はビット
線ＢＬ１１．ＢＬＩ ２の電流の流れの有無を検知し、
例えばビット線ＢＬＴ１に電流が流れると読出し信号Ｒ
ＤＩとしてＬ゛′を出力する。また同時にビット線ＢＬ
１１．ＢＬ１２の電位を１■程度に保つ。次に時刻ｔ２
で、信号ＣＥが再び立下ることで次の読出しが始まり、
同様にしてメモリセル２の内容が読出される。Therefore, memory transistor MQ1. Whether or not current flows through the bit line BL11.8L12 is determined by turning on or off MQ2. Sense amplifier 3.4 connects bit line BL11. Detects the presence or absence of current flow in BLI 2,
For example, when a current flows through the bit line BLT1, the read signal R
Output L′′ as DI. At the same time, the bit line BL
11. The potential of BL12 is kept at about 1■. Next time t2
Then, the next read starts when the signal CE falls again.
Similarly, the contents of memory cell 2 are read out.
第８図は第５図、第６図で示したＥＥＰＲＯＭの書込み
動作を示すタイミング図である。以下、同図を参照しつ
つ書込み動作の説明を行う。FIG. 8 is a timing chart showing the write operation of the EEPROM shown in FIGS. 5 and 6. The write operation will be explained below with reference to the same figure.
書込みは、外部から書込み信号ＷＥをＬ ”とし、チッ
プイネーブル信号ＧＥを“Ｌ １１とすることで開始す
る（時刻１１）。まず、リセット信号ＢＬＲ及びＣＧＲ
を一定期間“Ｈ″に設定することで、全ピット線ＢＬ、
コントロールゲート線ＣＧＬを接地する。そして、１バ
イトのデータ取込みのための図示しないバイトロードタ
イマを起動させ、コラムラッチ活性化信号ＯＬＥを°°
Ｈ″に設定する。また、アドレスを解析することでコラ
ムデコーダにより選択されたＹゲート信号’ｙ’ Ｇａ
ｔｅｌが°゛Ｈ″となる。その結果、トランジスタ３０
゜３２．３３がオンし、コントロールゲート線ＣＧＬ１
とコモンＣＧ線３９、ビット線ＢＬ１１．ＢＬ１２とＩ
１０線３７．３８が各々接続される。Writing starts by externally setting the write signal WE to "L" and the chip enable signal GE to "L11" (time 11). First, reset signals BLR and CGR
By setting "H" for a certain period of time, all pit lines BL,
The control gate line CGL is grounded. Then, a byte load timer (not shown) is activated to take in 1 byte of data, and the column latch activation signal OLE is activated.
Also, by analyzing the address, the Y gate signal 'y' selected by the column decoder is set to
tel becomes °゛H''. As a result, the transistor 30
32.33 is turned on and the control gate line CGL1
and common CG line 39, bit line BL11. BL12 and I
10 wires 37,38 are connected respectively.
一方、トランジスタ７．８がオンしていることから、書
込みドライバ５，６． トランジスタ７．８゜ビット線
ＢＬ１．ＢＬ２を介して書込みデータＷＤ１ （−”Ｌ
” ）、ＷＤ２がコラムラッチ１１２゜１１３に与えら
れる。また、図示しないコントロールゲート線制御回路
によりコモンＣＧ線３９が” Ｈ”に設定されるのでコ
ントロールゲート線ＣＧＬＩを介してコラムラッチ１１
１に“Ｈ”がラッチされる。次に時刻ｔ２からコラムラ
ッチ１２１〜１２３への書込みデータＷＤ１ （＝ ”
Ｈ” ）。On the other hand, since transistors 7.8 are on, write drivers 5, 6 . Transistor 7.8° bit line BL1. Write data WD1 (-”L
”), WD2 are applied to the column latches 112 and 113. Also, since the common CG line 39 is set to “H” by a control gate line control circuit (not shown), the column latch 11 is applied via the control gate line CGLI.
“H” is latched at 1. Next, from time t2, write data WD1 (= ”
H”).
ＷＤ２の書込みが同様に行われる。このようにして２バ
イトのデータを１ページとしてコラムラップに書込む。Writing to WD2 is performed in the same manner. In this way, 2 bytes of data are written into the column wrap as one page.
以上が外部書込みサイクルである。The above is the external write cycle.
次に、バイトロードタイマが時刻ｔ１より１００μ秒程
度の期間が経過し終了すると内部書込みサイクルに入る
。Next, when the byte load timer ends after a period of approximately 100 μs has elapsed from time t1, an internal write cycle begins.
内部書込みサイクルに入ると図示しない消去タイマが時
刻ｔ３で起動することで消去サイクルが始まる。消去サ
イクルにおいて高電圧スイッチ１１．２１に１５〜２０
Ｖ程度の高電圧■ｐｐ及び５〜１０Ｍ）−１ｚ程度で発
振するクロックφが供給され活性化する。この時には、
すべてのＹゲート信号Ｙ Ｇａｔｅがオフしている。そ
の結果、コラムラッチ１１．２１には“Ｈ″がラッチさ
れているので、コントロールゲート線ＣＧＬ１．ＣＧＬ
２がＶＰＰまで立上げられ、ロウデコーダＲＤで選択さ
れたワード線ＷＬ１．ＷＬ２もＶｐｐに立上ることから
、メモリセル１，２内の全メモリトランジスタＭＱの消
去（１″の書込み）が行われる。When an internal write cycle is entered, an erase timer (not shown) is activated at time t3, thereby starting an erase cycle. 15-20 to high voltage switch 11.21 in erase cycle
A high voltage of about V pp and a clock φ which oscillates at about 5 to 10 M)-1z are supplied and activated. At this time,
All Y gate signals Y Gate are off. As a result, since "H" is latched in column latches 11.21, control gate lines CGL1. C.G.L.
2 is raised to VPP, and word line WL1.2 selected by row decoder RD. Since WL2 also rises to Vpp, all memory transistors MQ in memory cells 1 and 2 are erased (written to 1'').
消去用タイマがＬ″になり終了すると、図示しないプロ
グラム用タイマが時刻ｔ４で起動しコントロールゲート
線リセット信号ＣＧＲが１」”となり、全コントロール
ゲート線ＣＧＬが接地される。同時にｖＰＰスイッチ１
２．１３．２２．２３に高電圧ＶＰＰ及びクロックφが
供給される。そして、信号ＳＬＲが゛シ゛′となりトラ
ンジスタ９はオフしており、全メモリトランジスタＭＱ
のソースはフローティングとなり、ワード線ＷＬ１゜Ｗ
Ｌ２は高電圧ＶＰＰを維持し続ける。一方、第８図に示
すようにＨ″をラッチしたコラムラッチ１１２に接続さ
れたビット線ＢＬ１１はＶＰＰに立上り、“Ｌ”をラッ
チしたコラムラッチ１２２に接続されたビット線ＢＬ２
１は“Ｌ″のままである。従って、メモリセル１，２に
おいてＨ”をラッチしたコラムラッチに接続されたビッ
ト線に接続されたメモリトランジスタＭＱのみ゛Ｏ″書
込みが行われる。When the erase timer reaches L'' and ends, a program timer (not shown) starts at time t4, and the control gate line reset signal CGR becomes 1'', and all control gate lines CGL are grounded.At the same time, the vPP switch 1
High voltage VPP and clock φ are supplied to 2.13.22.23. Then, the signal SLR becomes ``S'', transistor 9 is turned off, and all memory transistors MQ
The source of word line WL1゜W becomes floating, and the word line WL1゜W
L2 continues to maintain high voltage VPP. On the other hand, as shown in FIG. 8, the bit line BL11 connected to the column latch 112 that has latched "H" rises to VPP, and the bit line BL2 that is connected to the column latch 122 that has latched "L".
1 remains "L". Therefore, in memory cells 1 and 2, only the memory transistor MQ connected to the bit line connected to the column latch that latches H" is subjected to "O" writing.
そして、プログラム用タイマがオフすると、ビット線す
セット信＠ＢＬＲによって全ピット線８Ｌが接地され、
内部書込みが終了する。以上で書込みサイクルが終了す
る。Then, when the programming timer turns off, all pit lines 8L are grounded by the bit line set signal @BLR.
Internal writing ends. This completes the write cycle.
（発明が解決しようとする課題〕
従来のＥＥＰＲＯＭの如く不揮発性半導体記憶装置は以
上のように構成されており、大容量化に伴いビット線、
コントロールゲート線の配線容量が大きくなると、読出
し時及びコラムラッチへのデータ内込み時に、ビット線
、コントロールゲート線を充放電する時間がより一層必
要となる。このため、読出し、書込みにおけるアクセス
時間が遅くなるという問題点があった。(Problems to be Solved by the Invention) Non-volatile semiconductor memory devices, such as conventional EEPROMs, are configured as described above, and as the capacity increases, bit lines,
As the wiring capacitance of the control gate line increases, more time is required to charge and discharge the bit line and control gate line during reading and when data is written into the column latch. Therefore, there is a problem that access time for reading and writing becomes slow.
この発明は、上記のような問題点を解決するためになさ
れたもので、大容量化によっても読出し。This invention was made to solve the above-mentioned problems, and it is also possible to read data by increasing the capacity.
書込み時におけるアクセス時間が遅延しない不揮発性半
導体記憶装置を得ることを目的とする。An object of the present invention is to obtain a nonvolatile semiconductor memory device in which access time during writing is not delayed.
この発明にかかる不揮発性半導体記憶装置は、行および
列方向にアレイ状に配置されたメモリセルからなるメモ
リセルアレイと各列線ごとに設けられたコラムラッチと
を備え、前記各列線を分割し、分割された列線において
萌記コラムラッチを共用している。A nonvolatile semiconductor memory device according to the present invention includes a memory cell array consisting of memory cells arranged in an array in the row and column directions, and a column latch provided for each column line, and divides each column line. , the Moeki column latch is shared by the divided column lines.
この発明における列線は分割され、コラムラッチを共用
しているため、分割された各列線の配線容量は低減化す
る。Since the column lines in this invention are divided and share a column latch, the wiring capacitance of each divided column line is reduced.
第１図はこの発明の一実施例であるＥＥＰＲＯＭの全体
構成を示すブロック構成図である。同図に示すように、
第６図で示した従来のメモリセルアレイＭＡＩ、Ｍ△２
における列線（コントロールゲート線ＣＧＬ、ビット線
ＢＬ）を分割することでｍ／２ｘｎマトリクス構成の４
つのメモリセルアレイＭ△１１．ＭＡｌ ２．ＭＡ２１
．ＭＡ２２の構成としている。そしてメモリセルアレイ
ＭＡ１１．ＭＡ１２間にコラムラッチＣＬ１及びＹゲー
トが、メモリセルアレイＭＡ２１．ＭＡ２２間にコラム
ラッチＣＬ２及びＹゲートが設けられている。また、各
メモリセルアレイＭＡ１１．ＭＡｌ ２．ＭＡ２１．Ｍ
Ａ２２にはそれぞれＶＰＰスイッチＳＷＩ １．ＳＷＩ
２．５Ｗ２１，５Ｗ２２が設けられる。センスアンプ
ＳＡ及び図示しない害込みドライバはメモリセルアレイ
ＭＡ１１．〜１Ａ１２．ＭＡ２１．ＭＡ２２間の中央部
に位置する。また、ロウデコーダＲＤ１がメモリピルア
レイＭＡ２１．ＭＡ２２間に、ロウデコーダＲＤ２がメ
モリセルアレイＭＡ２間に設けられる。他の構成は従来
と同じである。FIG. 1 is a block diagram showing the overall configuration of an EEPROM which is an embodiment of the present invention. As shown in the figure,
Conventional memory cell array MAI, M△2 shown in FIG.
By dividing the column lines (control gate line CGL, bit line BL) in the
memory cell array MΔ11. MAl 2. MA21
．． The configuration is MA22. And memory cell array MA11. A column latch CL1 and a Y gate are connected between memory cell arrays MA21. A column latch CL2 and a Y gate are provided between MA22. Furthermore, each memory cell array MA11. MAl 2. MA21. M
A22 each has a VPP switch SWI1. SWI
2.5W21 and 5W22 are provided. The sense amplifier SA and the unillustrated interference driver are connected to the memory cell array MA11. ~1A12. MA21. Located in the center between MA22. Further, row decoder RD1 is connected to memory pill array MA21. A row decoder RD2 is provided between memory cell arrays MA2 and MA22. Other configurations are the same as before.
第２図は第１図におけるメモリセルＭＡ１１゜ＭＡ１２
周辺を示した詳細回路図である。同図において、メモリ
セルアレイＭＡ１１側においてコントロールゲート線Ｃ
ＧＬ１及びビット線ＢＬ１１．８Ｌ１２の一端にはｖ８
．スイッチ１１．１２゜１３が接続される。また、コン
トロールゲート線ＣＧＬ１の他端はトランジスタＱ１を
介してコラムラッチ１１１に接続されると共に、トラン
ジスタ３０を介してコモンＣＧ線３９に接続される。Figure 2 shows memory cells MA11°MA12 in Figure 1.
It is a detailed circuit diagram showing the surroundings. In the figure, on the memory cell array MA11 side, the control gate line C
v8 at one end of GL1 and bit line BL11.8L12
．． Switches 11, 12 and 13 are connected. Further, the other end of the control gate line CGL1 is connected to the column latch 111 via the transistor Q1, and is also connected to the common CG line 39 via the transistor 30.
一方、ビット線ＢＬＩ １．ＢＬＩ ２の他端はトラン
ジスタＱ２．Ｑ３を介してコラムラッチ１１２゜１１３
に接続されると共に、トランジスタ３２゜３３を介して
Ｉ１０線３７．３８に接続される。On the other hand, bit line BLI 1. The other end of BLI2 is a transistor Q2. Column latch 112°113 through Q3
and to I10 line 37.38 via transistors 32 and 33.
トランジスタ０１〜Ｑ３のゲートにはそれぞれブロック
選択信号８８１が与えられている。A block selection signal 881 is applied to the gates of transistors 01 to Q3, respectively.
一方、メモリセルアレイＭＡ１２側において、コントロ
ールゲート線ＣＧＬ１’及びビットＩＢＬｌ １’ 、
ＢＬＩ ２’ の−１ａｌにはｖ、、スイッチ１１’
、１２’ 、１３’が接続される。また、コントロール
ゲート線ＣＧＬＩ’ の他端はトランジスタＱ１’ を
介してコラムラッチ１１１に接続されると共に、トラン
ジスタ３０を介してコモンＣＧ線３９に接続される。一
方、ビット線ＢＬ１１’、ＢＬ１２’の他端はトランジ
スタＱ２’ 、０３′を介してコラムラッチ１１２．１
１３に接続されると共に、トランジスタ３２．３３を介
してＩ１０線３７．３８に接続される。トランジスタＱ
ｌ’ 〜Ｑ３’ のゲートにはそれぞれブロック選択信
号ＢＳ２が与えられる。他の構成は従来と同じであるの
で説明は省略する。On the other hand, on the memory cell array MA12 side, control gate line CGL1' and bit IBL1',
-1al of BLI 2' is v, switch 11'
, 12' and 13' are connected. Further, the other end of the control gate line CGLI' is connected to the column latch 111 via the transistor Q1' and to the common CG line 39 via the transistor 30. On the other hand, the other ends of bit lines BL11' and BL12' are connected to column latch 112.1 via transistors Q2' and 03'.
13 and to I10 line 37.38 via transistor 32.33. transistor Q
A block selection signal BS2 is applied to the gates of l' to Q3', respectively. The other configurations are the same as the conventional one, so explanations will be omitted.
第３図は、第１図、第２図で示したＥＥＰＲＯＭの読出
し動作を示すタイミング図である。以下、同図を参照し
つつメモリセル１，１′が選択された場合における読出
し動作の説明をする。読出しは外部から信号ＷＥ（図示
せず）を“” ＋１ ”とし、チップイネーブル信号Ｃ
ＥをＬ”とすることで開始する（時刻１１）。この時ア
ドレス信号をロウデコーダ、コラムデコーダにより解析
し、対応するワード線ＷＬ１．Ｙゲート信号ＹＧａｔｅ
１及びブロック選択信号ＢＳ１がＨ”となる。その結果
、ワード線ＷＬＩがゲートに接続された選択トランジス
タＳＴがオンすることでメモリセル１内のメモリトラン
ジスタＭＱ１．ＭＱ２のゲートとコントロールゲート線
ＣＧ１、メモリトランジスタＭＱＩのトレインとビット
線ＢＬ１１、メモリトランジスタＭＱ２のドレインとビ
ット線ＢＬ１２が接続される。さらにＹゲート信号ＹＧ
ａｔｅ１が入力されるトランジスタ３０．３２．３３が
オンすることでコントロールゲート１ｉｃＧ１とコモン
ＣＧ線３９．ビット線ＢＬ１１．ＢＬ１２とＩ１０線３
７．３８が接続される。FIG. 3 is a timing diagram showing the read operation of the EEPROM shown in FIGS. 1 and 2. The read operation when memory cells 1 and 1' are selected will be described below with reference to the same figure. For reading, externally set signal WE (not shown) to ""+1" and chip enable signal C.
Start by setting E to L" (time 11). At this time, the address signal is analyzed by the row decoder and column decoder, and the corresponding word line WL1.Y gate signal YGate is
1 and the block selection signal BS1 become H". As a result, the selection transistor ST whose gate is connected to the word line WLI is turned on, and the gates of the memory transistors MQ1 and MQ2 in the memory cell 1 and the control gate line CG1, The train of the memory transistor MQI is connected to the bit line BL11, and the drain of the memory transistor MQ2 is connected to the bit line BL12.Furthermore, the Y gate signal YG
When the transistors 30, 32, and 33 to which ate1 is input turn on, the control gate 1icG1 and the common CG line 39. Bit line BL11. BL12 and I10 line 3
7.38 is connected.
コモンＣＧ線３９には、図示しないコントロールゲート
線電位制御回路によって読出し電位（ＯＶ）が与えられ
ているため、メモリセル１内のメモリトランジスタＭＱ
１．ＭＱ２のゲートにはコントロールゲート線ＣＧし１
、選択トランジスタＳＴを介してＯＶが与えられる。こ
の時、信号ＳＬＲが“Ｈ″レベル設定されており全メモ
リトランジスタＭ Ｑのソースは接地される。従って、
メモリトランジスタＭＱのオン、オフによりビット線Ｂ
Ｌ１１．ＢＬ１２に電流が流れるか、流れないかが決定
する。センスアンプ３．４はビット線ＢＬ１１．ＢＬ１
２の電流の流れの有無を検知し、例えばビット線Ｂし１
１に電流が流れると読出し信号ＲＤ１として“し”を出
力する。また同時にビット線ＢＬ１１．８Ｌ１２の電位
を１Ｖ程度に保つ。次に時刻ｔ２で、信号ＣＥが再び立
下ることで次の読出しが始まり、ブロック選択信号ＢＳ
２が°“１１″になることで同様にしてメモリセル１′
の内容が読出される。Since the common CG line 39 is given a read potential (OV) by a control gate line potential control circuit (not shown), the memory transistor MQ in the memory cell 1
1. Control gate line CG1 is connected to the gate of MQ2.
, OV is applied via the selection transistor ST. At this time, the signal SLR is set to the "H" level, and the sources of all memory transistors MQ are grounded. Therefore,
Bit line B is turned on and off by turning on and off the memory transistor MQ.
L11. It is determined whether or not current flows through BL12. Sense amplifier 3.4 connects bit line BL11. BL1
2 detects the presence or absence of current flow, for example, bit line B and 1
When a current flows through the terminal 1, it outputs "shi" as the read signal RD1. At the same time, the potential of the bit line BL11.8L12 is maintained at about 1V. Next, at time t2, the next read starts when the signal CE falls again, and the block selection signal BS
2 becomes °“11”, memory cell 1′
The contents of are read out.
第４図は第１図、第２図で示したＥＥＰＲＯＭの書込み
動作を示すタイミング図である。以下、同図を参照しつ
つメモリセル１，２への書込み動作の説明を行う。FIG. 4 is a timing chart showing the write operation of the EEPROM shown in FIGS. 1 and 2. The write operation to the memory cells 1 and 2 will be explained below with reference to the same figure.
書込みは、外部からの書込み信号ＷＥを“Ｌ ”とし、
チップイネーブル信号ＣＥをＬ″とすることで開始する
（時刻１１）。まず、リセット信号ＢＬＲ及びＣＧＲを
一定期間“ＨＴ＋に設定することで、全ピット線ＢＬ、
コントロールゲート線ＣＧＬを接地する。そして、１バ
イトのデータ取込みのための図示しないバイトロードタ
イマを起動させ、コラムラッチ活性化信号ＯＬＥをＨ”
に設定する。また、アドレスがラッチされコラムデコー
ダにより選択されたＹゲート信号ＹＧａｔｅ１が“Ｈ″
となる。その結果、トランジスタ３０゜３２．３３がオ
ンし、コントロールゲート線ＣＧＬ１とコモンＣＧ線３
９．ビット線ＢＬ１１．ＢＬ１２とＩ１０線３７．３８
が接続される。一方、トランジスタ７．８がオンしてい
ることから、書込みドライバ５．６． トランジスタ７
．８．ビット線ＢＬ１．ＢＬ２を介して書込みデータＷ
ＤＩ（−”Ｌ” ）、ＷＤ２がコラムラッチ１１２．１
１３に与えられる。また、図示しないコントロールゲー
ト線制御回路によりコモンＣＧ線３９が“Ｈ１１に設定
されるのでコントロールゲート線ＣＧ１を介してコラム
ラッチ１１１に“Ｈ″がラッチされる。次に時刻ｔ２か
ら図示しないメモリセルＭＡ２１．ＭＡ２２側のコラム
ラッチへの書込みデータＷＤＩ（＝’“Ｈ”）、ＷＤ２
の書込みが同様に行われる。このようにして１ページ（
２バイト）のデータがコラムラッチに書込まれる。以上
が外部書込みサイクルである。For writing, set the external write signal WE to “L”,
Start by setting the chip enable signal CE to "L" (time 11). First, by setting the reset signals BLR and CGR to "HT+" for a certain period of time, all pit lines BL,
The control gate line CGL is grounded. Then, a byte load timer (not shown) is activated to take in 1 byte of data, and the column latch activation signal OLE is set to H”
Set to . Furthermore, the address is latched and the Y gate signal YGate1 selected by the column decoder is “H”.
becomes. As a result, transistor 30°32.33 is turned on, and control gate line CGL1 and common CG line 3 are turned on.
9. Bit line BL11. BL12 and I10 line 37.38
is connected. On the other hand, since transistors 7.8 are on, write drivers 5.6. transistor 7
．． 8. Bit line BL1. Write data W via BL2
DI (-”L”), WD2 is column latch 112.1
given to 13. Further, since the common CG line 39 is set to "H11" by the control gate line control circuit (not shown), "H" is latched in the column latch 111 via the control gate line CG1.Next, from time t2, the memory cells (not shown) Write data WDI (='“H”) to column latch on MA21.MA22 side, WD2
Writing is performed in the same way. In this way, one page (
2 bytes) of data is written to the column latch. The above is the external write cycle.
次に、バイトロードタイマが時刻ｔ１より１００ｕ秒程
度の期間が経過し終了すると内部書込みサイクルに入る
。Next, when the byte load timer ends after a period of approximately 100 u seconds has elapsed from time t1, an internal write cycle begins.
内部書込みサイクルに入ると図示しない消去タイマーが
時刻ｔ３で起動することで消去サイクルが始まる。消去
サイクルにおいて高電圧スィッチ１５〜２０Ｖ程度の高
電圧Ｖｐｐ及び５〜１０〜ＩＨ２程度で発振するクロッ
クφが供給され活性化する。同時にブロック選択信号Ｂ
Ｓ１が“Ｈ”に立上る。この時には、全てのＹゲート信
号Ｙ Ｇａｔｅがオフする。その結果、コラムラッチ１
１には°°Ｈ′′がラッチされているので、コントロー
ルゲート線ＣＧＬ１にＨ′°が伝わり、ざらにＶＰＰス
イッチ１１によりＶＰＰまで立上げられる。この時ブロ
ック選択信号ＢＳ２は“Ｌ ”のため、コントロールゲ
ート線ＣＧＬＩ’ は“Ｌ”レベルを維持する。When the internal write cycle starts, an erase timer (not shown) is started at time t3, and the erase cycle starts. In the erase cycle, the high voltage switch is activated by being supplied with a high voltage Vpp of about 15 to 20 V and a clock φ that oscillates at about 5 to 10 to IH2. At the same time, block selection signal B
S1 rises to "H". At this time, all Y gate signals Y Gate are turned off. As a result, column latch 1
Since °°H'' is latched in the control gate line CGL1, H'° is transmitted to the control gate line CGL1, and is roughly raised to VPP by the VPP switch 11. At this time, since the block selection signal BS2 is "L", the control gate line CGLI' maintains the "L" level.
また、ワード線Ｗ１１等もＶＰＰに立上ることから、メ
モリセル１等内の全メモリトランジスタＭＱの消去（１
′の書込み）が行われる。In addition, since the word line W11 etc. also rise to VPP, all the memory transistors MQ in the memory cell 1 etc. are erased (1
’ writing) is performed.
消去用タイマが゛シ″になり終了すると、図示しないプ
ログラム用タイマが時刻ｔ４で起動しコントロールゲー
ト線リセット信号ＣＧＲが“Ｈ”となり、全コントロー
ルゲート線ＣＧＬが接地される。同時に■ＰＰスイッチ
１２．１３にｖＰＰ及びクロックφが供給される。また
、ブロック選択信号ＢＳ１がＨ”であるため、１１ Ｈ
ＴＴがラッチされたコラムラッチ１１２に接続されたビ
ット線ＢＬ１１が高電圧Ｖ３．に立上る。一方、ブロッ
ク選択信号ＢＳ２は“Ｌ ”のため、ビット線ＢＬ１１
′は“Ｌ ”を維持する。また信号ＳＬＲがＬ″となり
トランジスタ９はオフしており、全メモリトランジスタ
ＭＱのソースは７０−ティングとなり、ワード線ＷＬ１
．ＷＬ２は高電圧Ｖｐｐを維持し続ける。従ってビット
線ＢＬＩＩのように″Ｈ”をラッチしたコラムラッチに
接続されたビット線に接続されたメモリトランジスタＭ
Ｑのみ０”の書込みが行われる。When the erasing timer reaches "" and ends, a programming timer (not shown) starts at time t4, the control gate line reset signal CGR becomes "H", and all the control gate lines CGL are grounded. At the same time, the PP switch 12 .13 is supplied with vPP and clock φ. Also, since the block selection signal BS1 is H", 11 H
The bit line BL11 connected to the column latch 112 in which TT is latched is at high voltage V3. stand up. On the other hand, since the block selection signal BS2 is "L", the bit line BL11
' maintains "L". Further, the signal SLR becomes L'', the transistor 9 is turned off, the sources of all memory transistors MQ become 70-ting, and the word line WL1
．． WL2 continues to maintain high voltage Vpp. Therefore, the memory transistor M connected to the bit line connected to the column latch that latched "H" like the bit line BLII
Only Q is written with 0''.
プログラム用タイマがオフすると、ビット線リセット信
号ＢＬＲによって全ビット線ＢＬが接地され、内部１込
みが終了する。When the programming timer turns off, all bit lines BL are grounded by the bit line reset signal BLR, and the internal 1-input is completed.
このようにｍ／２ｘｎ構成の２つのメモリセルアレイＭ
△１１．ＭＡＩ ２ （ＭＡ２１．ＭＡ２２）に分割し
、コラムラッチＣＬ１ （第２図では１１１．１１２．
１１３）を共用することで、１つのメモリセルアレイの
列線（ビット線、コントロールゲート線）における配線
容量が半減できる。このため、従来に比べ、列線を充放
電する時間が大幅に削減でき、アクセス時間が短縮でき
る。従って大容量化に十分に対応することができる。ま
た、２つのメモリセルアレイにおいてコラムラッチを共
用するため、コラムラッチ数は従来と変らず構成できる
ため集積化を損ねない。In this way, two memory cell arrays M with m/2xn configuration
△11. MAI 2 (MA21.MA22) and column latch CL1 (111.112. in FIG. 2).
113), the wiring capacitance in the column lines (bit lines, control gate lines) of one memory cell array can be halved. Therefore, the time for charging and discharging the column lines can be significantly reduced compared to the conventional method, and the access time can be shortened. Therefore, it is possible to sufficiently cope with an increase in capacity. In addition, since the column latches are shared between the two memory cell arrays, the number of column latches can be configured without changing from the conventional structure, so that integration is not impaired.
なお、この実施例では、分割したメモリセルアレイＭＡ
１１．ＭＡｌ ２ （ＭＡ２１．ＭＡ２２）の選択をト
ランジスタＱ１〜Ｑ３．Ｑ１’ 〜Ｑ３’のゲートにブ
ロック選択信号ＢＳ１．ＢＳ２を印加することにより行
ったが、相補的なロウアドレス信号を印加してもよい。Note that in this embodiment, the divided memory cell array MA
11. MAl 2 (MA21.MA22) is selected by transistors Q1 to Q3. A block selection signal BS1. is applied to the gates of Q1' to Q3'. Although this was done by applying BS2, a complementary row address signal may also be applied.
また、この実施例では、ｖＰＰスイッチをメモリセルア
レイごとに設けたが、共用されるコラムラッチごとに設
けることもできる。ただし、ブロック選択信号８８１．
ＢＳ２をＨ”からＶＰＰに立上る必要がある。Further, in this embodiment, a vPP switch is provided for each memory cell array, but it may also be provided for each shared column latch. However, block selection signal 881.
It is necessary to raise BS2 from H'' to VPP.
（発明の効果〕
以上説明したように、この発明によれば、列線は分割さ
れ、分割された各列線においてコラムラッチを共用する
ため、集積化を損ねることなく各列線の配線容量は低減
化することができ、大容量化によっても読出し、書込み
時におけるアクセス時間が遅延しない。(Effects of the Invention) As explained above, according to the present invention, a column line is divided and a column latch is shared by each divided column line, so that the wiring capacitance of each column line can be reduced without impairing integration. The access time during reading and writing is not delayed even when the capacity is increased.
第１図はこの発明の一実施例であるＥＥＰＲＯＭの全体
構成を示すブロック構成図、第２図は第１図の詳細を示
す回路図、第３図は第１図、第２図で示したＥＥＰＲＯ
Ｍの読出し動作を示すタイミング図、第４図は第１図、
第２図で示したＥＥＰＲＯＭの占込み動作を示すタイミ
ング図、第５図は従来のＥＥＰＲＯＭの詳細を示す回路
図、第６図は第５図で示したＥＥＰＲＯＭの全体構成を
示したブロック構成図、第７図は第５図、第６図で示し
たＥＥＰＲＯＭの読出し動作を示すタイミング図、第８
図は第５図、第６図で示したＥＥＰＲＯ’Ｍの占込み動
作を示すタイミング図である。
図において、ＭＡＩ １．ＭＡｌ ２．ＭＡ２１゜ＭＡ
２２はメモリセルアレイ、１１１〜１１３はコラムラッ
チ、０１〜Ｑ３．Ｑ１’〜Ｑ３’ は選択トランジスタ
、８８１．ＢＳ２はブロック選択信号である。
なお、各図中同一符号は同一または相当部分を示す。Fig. 1 is a block diagram showing the overall structure of an EEPROM that is an embodiment of the present invention, Fig. 2 is a circuit diagram showing details of Fig. 1, and Fig. 3 is the same as shown in Figs. 1 and 2. EEPRO
A timing diagram showing the read operation of M, FIG. 4 is similar to FIG. 1,
FIG. 2 is a timing diagram showing the EEPROM's write operation, FIG. 5 is a circuit diagram showing details of the conventional EEPROM, and FIG. 6 is a block diagram showing the overall configuration of the EEPROM shown in FIG. , FIG. 7 is a timing diagram showing the read operation of the EEPROM shown in FIGS. 5 and 6, and FIG.
This figure is a timing diagram showing the operation of EEPRO'M shown in FIGS. 5 and 6. In the figure, MAI 1. MAl 2. MA21゜MA
22 is a memory cell array, 111-113 are column latches, 01-Q3. Q1' to Q3' are selection transistors, 881. BS2 is a block selection signal. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
ルからなるメモリセルアレイと各列線ごとに設けられた
コラムラッチとを備えた不揮発性半導体記憶装置におい
て、 前記各列線を分割し、分割された列線において前記コラ
ムラッチを共用したことを特徴とする不揮発性半導体記
憶装置。(1) In a nonvolatile semiconductor memory device equipped with a memory cell array consisting of memory cells arranged in an array in the row and column directions and a column latch provided for each column line, each column line is divided, A nonvolatile semiconductor memory device characterized in that the column latch is shared by divided column lines.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055255A JPH01229497A (en) | 1988-03-08 | 1988-03-08 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055255A JPH01229497A (en) | 1988-03-08 | 1988-03-08 | Nonvolatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01229497A true JPH01229497A (en) | 1989-09-13 |
Family
ID=12993488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63055255A Pending JPH01229497A (en) | 1988-03-08 | 1988-03-08 | Nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01229497A (en) |
Cited By (3)
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1988
- 1988-03-08 JP JP63055255A patent/JPH01229497A/en active Pending
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