JPH01229497A

JPH01229497A - 不揮発性半導体記憶装置

Info

Publication number: JPH01229497A
Application number: JP63055255A
Authority: JP
Inventors: Kazuo Kobayashi; 和男小林; Yasushi Terada; 寺田　康; Takeshi Nakayama; 武志中山; Masanori Hayashigoshi; 正紀林越; Yoshikazu Miyawaki; 宮脇　好和
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-03-08
Filing date: 1988-03-08
Publication date: 1989-09-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は不揮発性半導体記憶装置に関し、特にページ
モード書込み機能を有するＥＥＰＲＯＭに関するもので
ある。

（従来の技術〕第５図は従来のＥＥＰＲＯＭを示す回路図である。同図
において、１．２はメモリセルであり、各々２つのメモ
リトランジスタＭＱＩ、ＭＱ２より２ビツト構成となっ
ており、ワード線ＷＬ１゜ＷＬ２を活性化させることで
対応する各メモリセル１．２の選択トランジスタＳＴが
オンし、読出し、占込みが可能となる。また、メモリセ
ル１゜２内の各メモリトランジスタＭＱ１．ＭＱ２のソ
ースはトランジスタ９を介して接地される。このトラン
ジスタ９のゲートにはソース線リセット信号ＳＬＲが印
加される。メモリセル１．２の各選択トランジスタＳＴ
のドレインは各々コントロールゲート線ＣＧＬ１．ＣＧ
Ｌ２．ビット線ＢＬ１１．８１１２．ＢＬ２１．８ｍ２
２に接続されている。コントロールゲート線ＣＧＬ１．
ＣＧＬ２の一端はコモンコントロールゲート線（以下、
「コモンＣＧ線」と言う。）３９に、トランジスタ３０
．３１を介して接続され、ビット線ＢＬ１１、ＢＬ２１
の一端はＩ１０線３７にトランジスタ３２．３４を介し
て接続され、ビット線ＢＬＩ２、ＢＬ２２の一端はＩ１
０線３８にトランジスタ３３．３５を介して接続される
。コモンＣＧ線３つは図示しない制御回路によって、読
出し時。

書込み時に各々適切な電位が与えられる。また、Ｉ１０
線３７．３８はセンスアンプ３．４に接続されており、
このセンスアンプ３，４の出力が読出しデータＲＤＩ、
ＲＤ２となる。

３０〜３５はＹゲートトランジスタであり、Ｙゲートト
ランジスタ３０．３２．３３のゲートにはＹゲート信号
ＹＧａｔｅ１が入力され、Ｙゲートトランジスタ３１．
３４．３５のゲートにはＹゲート信号ＹＧａｔｅ２が入
力される。

一方、反転書込みデータＷＤ１．ＷＤ２が各々入力され
る書込みドライバ５．６はトランジスタ７．８を介して
Ｉ１０線３７．３８に接続される。

これらのトランジスタ７．８のゲートに出込み信号Ｗ　
Ｅが印加される。

また、コントロールゲート線ＣＧＬ１．ＣＧＬ２及びビ
ット線ＢＬＩ　１．ＢＬＩ　２．ＢＬ２１゜ＢＬ２２の
他端は各々高電圧（Ｖ、、）スイッチ１１．１２．１３
．２１．２２．２３及びコラムラッチ１１１，１１２，
１１３，１２１，１２２゜１２３が接続される。■３．
スイッチ１１〜１３゜２１〜２３は対応するコラムラッ
チ１１１〜１１３．１２１〜１２３に“Ｈ”レベルが保
持されている場合に、高電圧ＶＡＶ　　クロックφによ
り高ＰＰ・電圧Ｖ１．に立上げる。また、２４〜２９は各ビット線
ＢＬ、コントロールゲート線ＣＧＬ放電用のトランジス
タであり、トランジスタ２４〜２７のゲートにはビット
線リセット信号ＢＬＲが印加され、トランジスタ２８．
２９のゲートにはコントロールゲート線リセット信号Ｃ
ＧＲが印加される。

また、コラムラッチ１１１〜１１３．１２１〜１２３は
コラムラッチ活性化信号ＯＬＥが印加される。

第６図は第５図で示したＥＥＰＲＯＭの全体構成を示し
たブロック図である。同図において第５図のメモリセル
１に相当するものがｍ×ｎ構成でマトリクス状に形成さ
れたのがメモリセルアレイＭＡ１、メモリセル２に相当
するメモリセルがｍ×ｎ構成でマトリクス状に形成され
たのがメモリセルアレイＭ△２である。従って、このＥ
ＥＰＲＯＭはｍｘｎバイトのメモリセルアレイをロウデ
コーダＲＤの両側に配置しｍｘ２ｎバイト構成となって
いる。

第７図は第５図、第６図で示したＥＥＰＲＯＭの読出し
動作を示すタイミング図である。以下、同図を参照しつ
つメモリセル１．２が選択された場合における読出し動
作の説明をする。読出しは外部から書込み信号ＷＥ（図
示せず）を“ＨＩＴとし、チップイネーブル信号ＣＥを
“し”とすることで開始する（時刻１．）。この時アド
レス信号をロウデコーダ、コラムデコーダにより解析し
、対応するワード線ＷＬ１及びＹゲート信号ＹＧａｔｅ
１は“Ｈ″となる。その結果、ワード線ＷＬ１がゲート
に接続された選択トランジスタＳＴがオンすることでメ
モリセル１内のメモリトランジスタＭＱ１．ＭＱ２のゲ
ートとコントロールゲート線ＣＧＬ１、メモリトランジ
スタＭＱ１のドレインとビット線ＢＬ１１、メモリトラ
ンジスタＭＱ２のドレインとビット線ＢＬＩ　２が各々
接続される。

ざらにＹゲート信号Ｙ　Ｇａｔｅ　１がゲートに入力さ
れるトランジスタ３０．３２．３３がオンすることでコ
ントロールゲート線ＣＧＬ１とコモンＣＧ線３９、ビッ
ト線ＢＬ１１．ＢＬ１２とＩ１０線３７．３８が接続さ
れる。

コモンＣＧ線３９には、図示しないコントロールゲート
線電伶制御回路によって読出し電位（ＯＶ）が与えられ
ているため、メモリセル１内のメモリトランジスタＭＱ
Ｉ、ＭＱ２のゲートにはコントロールゲート線ＣＧＬ１
．選択トランジスタＳＴを介してＯＶが与えられる。こ
の時、信号ＳＬＲが“）」゛ルーベルに設定されており
メモリトランジスタＭＱ１．ＭＱ２のソースは接地され
る。

従って、メモリトランジスタＭＱ１．ＭＱ２のオン、オ
フによりビット線ＢＬ１１．８Ｌ１２に電流が流れるか
、流れないかが決定する。センスアンプ３．４はビット
線ＢＬ１１．ＢＬＩ　２の電流の流れの有無を検知し、
例えばビット線ＢＬＴ１に電流が流れると読出し信号Ｒ
ＤＩとしてＬ゛′を出力する。また同時にビット線ＢＬ
１１．ＢＬ１２の電位を１■程度に保つ。次に時刻ｔ２
で、信号ＣＥが再び立下ることで次の読出しが始まり、
同様にしてメモリセル２の内容が読出される。

第８図は第５図、第６図で示したＥＥＰＲＯＭの書込み
動作を示すタイミング図である。以下、同図を参照しつ
つ書込み動作の説明を行う。

書込みは、外部から書込み信号ＷＥをＬ　”とし、チッ
プイネーブル信号ＧＥを“Ｌ　１１とすることで開始す
る（時刻１１）。まず、リセット信号ＢＬＲ及びＣＧＲ
を一定期間“Ｈ″に設定することで、全ピット線ＢＬ、
コントロールゲート線ＣＧＬを接地する。そして、１バ
イトのデータ取込みのための図示しないバイトロードタ
イマを起動させ、コラムラッチ活性化信号ＯＬＥを°°
Ｈ″に設定する。また、アドレスを解析することでコラ
ムデコーダにより選択されたＹゲート信号’ｙ’　Ｇａ
ｔｅｌが°゛Ｈ″となる。その結果、トランジスタ３０
゜３２．３３がオンし、コントロールゲート線ＣＧＬ１
とコモンＣＧ線３９、ビット線ＢＬ１１．ＢＬ１２とＩ
１０線３７．３８が各々接続される。

一方、トランジスタ７．８がオンしていることから、書
込みドライバ５，６．　トランジスタ７．８゜ビット線
ＢＬ１．ＢＬ２を介して書込みデータＷＤ１　（−”Ｌ
”　）、ＷＤ２がコラムラッチ１１２゜１１３に与えら
れる。また、図示しないコントロールゲート線制御回路
によりコモンＣＧ線３９が”　Ｈ”に設定されるのでコ
ントロールゲート線ＣＧＬＩを介してコラムラッチ１１
１に“Ｈ”がラッチされる。次に時刻ｔ２からコラムラ
ッチ１２１〜１２３への書込みデータＷＤ１　（＝　”
Ｈ”　）。

ＷＤ２の書込みが同様に行われる。このようにして２バ
イトのデータを１ページとしてコラムラップに書込む。

以上が外部書込みサイクルである。

次に、バイトロードタイマが時刻ｔ１より１００μ秒程
度の期間が経過し終了すると内部書込みサイクルに入る
。

内部書込みサイクルに入ると図示しない消去タイマが時
刻ｔ３で起動することで消去サイクルが始まる。消去サ
イクルにおいて高電圧スイッチ１１．２１に１５〜２０
Ｖ程度の高電圧■ｐｐ及び５〜１０Ｍ）−１ｚ程度で発
振するクロックφが供給され活性化する。この時には、
すべてのＹゲート信号Ｙ　Ｇａｔｅがオフしている。そ
の結果、コラムラッチ１１．２１には“Ｈ″がラッチさ
れているので、コントロールゲート線ＣＧＬ１．ＣＧＬ
２がＶＰＰまで立上げられ、ロウデコーダＲＤで選択さ
れたワード線ＷＬ１．ＷＬ２もＶｐｐに立上ることから
、メモリセル１，２内の全メモリトランジスタＭＱの消
去（１″の書込み）が行われる。

消去用タイマがＬ″になり終了すると、図示しないプロ
グラム用タイマが時刻ｔ４で起動しコントロールゲート
線リセット信号ＣＧＲが１」”となり、全コントロール
ゲート線ＣＧＬが接地される。同時にｖＰＰスイッチ１
２．１３．２２．２３に高電圧ＶＰＰ及びクロックφが
供給される。そして、信号ＳＬＲが゛シ゛′となりトラ
ンジスタ９はオフしており、全メモリトランジスタＭＱ
のソースはフローティングとなり、ワード線ＷＬ１゜Ｗ
Ｌ２は高電圧ＶＰＰを維持し続ける。一方、第８図に示
すようにＨ″をラッチしたコラムラッチ１１２に接続さ
れたビット線ＢＬ１１はＶＰＰに立上り、“Ｌ”をラッ
チしたコラムラッチ１２２に接続されたビット線ＢＬ２
１は“Ｌ″のままである。従って、メモリセル１，２に
おいてＨ”をラッチしたコラムラッチに接続されたビッ
ト線に接続されたメモリトランジスタＭＱのみ゛Ｏ″書
込みが行われる。

そして、プログラム用タイマがオフすると、ビット線す
セット信＠ＢＬＲによって全ピット線８Ｌが接地され、
内部書込みが終了する。以上で書込みサイクルが終了す
る。

（発明が解決しようとする課題〕従来のＥＥＰＲＯＭの如く不揮発性半導体記憶装置は以
上のように構成されており、大容量化に伴いビット線、
コントロールゲート線の配線容量が大きくなると、読出
し時及びコラムラッチへのデータ内込み時に、ビット線
、コントロールゲート線を充放電する時間がより一層必
要となる。このため、読出し、書込みにおけるアクセス
時間が遅くなるという問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、大容量化によっても読出し。

書込み時におけるアクセス時間が遅延しない不揮発性半
導体記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる不揮発性半導体記憶装置は、行および
列方向にアレイ状に配置されたメモリセルからなるメモ
リセルアレイと各列線ごとに設けられたコラムラッチと
を備え、前記各列線を分割し、分割された列線において
萌記コラムラッチを共用している。

〔作用〕

この発明における列線は分割され、コラムラッチを共用
しているため、分割された各列線の配線容量は低減化す
る。

〔実施例〕

第１図はこの発明の一実施例であるＥＥＰＲＯＭの全体
構成を示すブロック構成図である。同図に示すように、
第６図で示した従来のメモリセルアレイＭＡＩ、Ｍ△２
における列線（コントロールゲート線ＣＧＬ、ビット線
ＢＬ）を分割することでｍ／２ｘｎマトリクス構成の４
つのメモリセルアレイＭ△１１．ＭＡｌ　２．ＭＡ２１
．ＭＡ２２の構成としている。そしてメモリセルアレイ
ＭＡ１１．ＭＡ１２間にコラムラッチＣＬ１及びＹゲー
トが、メモリセルアレイＭＡ２１．ＭＡ２２間にコラム
ラッチＣＬ２及びＹゲートが設けられている。また、各
メモリセルアレイＭＡ１１．ＭＡｌ　２．ＭＡ２１．Ｍ
Ａ２２にはそれぞれＶＰＰスイッチＳＷＩ　１．ＳＷＩ
　２．５Ｗ２１，５Ｗ２２が設けられる。センスアンプ
ＳＡ及び図示しない害込みドライバはメモリセルアレイ
ＭＡ１１．〜１Ａ１２．ＭＡ２１．ＭＡ２２間の中央部
に位置する。また、ロウデコーダＲＤ１がメモリピルア
レイＭＡ２１．ＭＡ２２間に、ロウデコーダＲＤ２がメ
モリセルアレイＭＡ２間に設けられる。他の構成は従来
と同じである。

第２図は第１図におけるメモリセルＭＡ１１゜ＭＡ１２
周辺を示した詳細回路図である。同図において、メモリ
セルアレイＭＡ１１側においてコントロールゲート線Ｃ
ＧＬ１及びビット線ＢＬ１１．８Ｌ１２の一端にはｖ８
．スイッチ１１．１２゜１３が接続される。また、コン
トロールゲート線ＣＧＬ１の他端はトランジスタＱ１を
介してコラムラッチ１１１に接続されると共に、トラン
ジスタ３０を介してコモンＣＧ線３９に接続される。

一方、ビット線ＢＬＩ　１．ＢＬＩ　２の他端はトラン
ジスタＱ２．Ｑ３を介してコラムラッチ１１２゜１１３
に接続されると共に、トランジスタ３２゜３３を介して
Ｉ１０線３７．３８に接続される。

トランジスタ０１〜Ｑ３のゲートにはそれぞれブロック
選択信号８８１が与えられている。

一方、メモリセルアレイＭＡ１２側において、コントロ
ールゲート線ＣＧＬ１’及びビットＩＢＬｌ　１’　、
ＢＬＩ　２’　の−１ａｌにはｖ、、スイッチ１１’　
、１２’　、１３’が接続される。また、コントロール
ゲート線ＣＧＬＩ’　の他端はトランジスタＱ１’　を
介してコラムラッチ１１１に接続されると共に、トラン
ジスタ３０を介してコモンＣＧ線３９に接続される。一
方、ビット線ＢＬ１１’、ＢＬ１２’の他端はトランジ
スタＱ２’　、０３′を介してコラムラッチ１１２．１
１３に接続されると共に、トランジスタ３２．３３を介
してＩ１０線３７．３８に接続される。トランジスタＱ
ｌ’　〜Ｑ３’　のゲートにはそれぞれブロック選択信
号ＢＳ２が与えられる。他の構成は従来と同じであるの
で説明は省略する。

第３図は、第１図、第２図で示したＥＥＰＲＯＭの読出
し動作を示すタイミング図である。以下、同図を参照し
つつメモリセル１，１′が選択された場合における読出
し動作の説明をする。読出しは外部から信号ＷＥ（図示
せず）を“”　＋１　”とし、チップイネーブル信号Ｃ
ＥをＬ”とすることで開始する（時刻１１）。この時ア
ドレス信号をロウデコーダ、コラムデコーダにより解析
し、対応するワード線ＷＬ１．Ｙゲート信号ＹＧａｔｅ
１及びブロック選択信号ＢＳ１がＨ”となる。その結果
、ワード線ＷＬＩがゲートに接続された選択トランジス
タＳＴがオンすることでメモリセル１内のメモリトラン
ジスタＭＱ１．ＭＱ２のゲートとコントロールゲート線
ＣＧ１、メモリトランジスタＭＱＩのトレインとビット
線ＢＬ１１、メモリトランジスタＭＱ２のドレインとビ
ット線ＢＬ１２が接続される。さらにＹゲート信号ＹＧ
ａｔｅ１が入力されるトランジスタ３０．３２．３３が
オンすることでコントロールゲート１ｉｃＧ１とコモン
ＣＧ線３９．ビット線ＢＬ１１．ＢＬ１２とＩ１０線３
７．３８が接続される。

コモンＣＧ線３９には、図示しないコントロールゲート
線電位制御回路によって読出し電位（ＯＶ）が与えられ
ているため、メモリセル１内のメモリトランジスタＭＱ
１．ＭＱ２のゲートにはコントロールゲート線ＣＧし１
、選択トランジスタＳＴを介してＯＶが与えられる。こ
の時、信号ＳＬＲが“Ｈ″レベル設定されており全メモ
リトランジスタＭ　Ｑのソースは接地される。従って、
メモリトランジスタＭＱのオン、オフによりビット線Ｂ
Ｌ１１．ＢＬ１２に電流が流れるか、流れないかが決定
する。センスアンプ３．４はビット線ＢＬ１１．ＢＬ１
２の電流の流れの有無を検知し、例えばビット線Ｂし１
１に電流が流れると読出し信号ＲＤ１として“し”を出
力する。また同時にビット線ＢＬ１１．８Ｌ１２の電位
を１Ｖ程度に保つ。次に時刻ｔ２で、信号ＣＥが再び立
下ることで次の読出しが始まり、ブロック選択信号ＢＳ
２が°“１１″になることで同様にしてメモリセル１′
の内容が読出される。

第４図は第１図、第２図で示したＥＥＰＲＯＭの書込み
動作を示すタイミング図である。以下、同図を参照しつ
つメモリセル１，２への書込み動作の説明を行う。

書込みは、外部からの書込み信号ＷＥを“Ｌ　”とし、
チップイネーブル信号ＣＥをＬ″とすることで開始する
（時刻１１）。まず、リセット信号ＢＬＲ及びＣＧＲを
一定期間“ＨＴ＋に設定することで、全ピット線ＢＬ、
コントロールゲート線ＣＧＬを接地する。そして、１バ
イトのデータ取込みのための図示しないバイトロードタ
イマを起動させ、コラムラッチ活性化信号ＯＬＥをＨ”
に設定する。また、アドレスがラッチされコラムデコー
ダにより選択されたＹゲート信号ＹＧａｔｅ１が“Ｈ″
となる。その結果、トランジスタ３０゜３２．３３がオ
ンし、コントロールゲート線ＣＧＬ１とコモンＣＧ線３
９．ビット線ＢＬ１１．ＢＬ１２とＩ１０線３７．３８
が接続される。一方、トランジスタ７．８がオンしてい
ることから、書込みドライバ５．６．　トランジスタ７
．８．ビット線ＢＬ１．ＢＬ２を介して書込みデータＷ
ＤＩ（−”Ｌ”　）、ＷＤ２がコラムラッチ１１２．１
１３に与えられる。また、図示しないコントロールゲー
ト線制御回路によりコモンＣＧ線３９が“Ｈ１１に設定
されるのでコントロールゲート線ＣＧ１を介してコラム
ラッチ１１１に“Ｈ″がラッチされる。次に時刻ｔ２か
ら図示しないメモリセルＭＡ２１．ＭＡ２２側のコラム
ラッチへの書込みデータＷＤＩ（＝’“Ｈ”）、ＷＤ２
の書込みが同様に行われる。このようにして１ページ（
２バイト）のデータがコラムラッチに書込まれる。以上
が外部書込みサイクルである。

次に、バイトロードタイマが時刻ｔ１より１００ｕ秒程
度の期間が経過し終了すると内部書込みサイクルに入る
。

内部書込みサイクルに入ると図示しない消去タイマーが
時刻ｔ３で起動することで消去サイクルが始まる。消去
サイクルにおいて高電圧スィッチ１５〜２０Ｖ程度の高
電圧Ｖｐｐ及び５〜１０〜ＩＨ２程度で発振するクロッ
クφが供給され活性化する。同時にブロック選択信号Ｂ
Ｓ１が“Ｈ”に立上る。この時には、全てのＹゲート信
号Ｙ　Ｇａｔｅがオフする。その結果、コラムラッチ１
１には°°Ｈ′′がラッチされているので、コントロー
ルゲート線ＣＧＬ１にＨ′°が伝わり、ざらにＶＰＰス
イッチ１１によりＶＰＰまで立上げられる。この時ブロ
ック選択信号ＢＳ２は“Ｌ　”のため、コントロールゲ
ート線ＣＧＬＩ’　は“Ｌ”レベルを維持する。

また、ワード線Ｗ１１等もＶＰＰに立上ることから、メ
モリセル１等内の全メモリトランジスタＭＱの消去（１
′の書込み）が行われる。

消去用タイマが゛シ″になり終了すると、図示しないプ
ログラム用タイマが時刻ｔ４で起動しコントロールゲー
ト線リセット信号ＣＧＲが“Ｈ”となり、全コントロー
ルゲート線ＣＧＬが接地される。同時に■ＰＰスイッチ
１２．１３にｖＰＰ及びクロックφが供給される。また
、ブロック選択信号ＢＳ１がＨ”であるため、１１　Ｈ
ＴＴがラッチされたコラムラッチ１１２に接続されたビ
ット線ＢＬ１１が高電圧Ｖ３．に立上る。一方、ブロッ
ク選択信号ＢＳ２は“Ｌ　”のため、ビット線ＢＬ１１
′は“Ｌ　”を維持する。また信号ＳＬＲがＬ″となり
トランジスタ９はオフしており、全メモリトランジスタ
ＭＱのソースは７０−ティングとなり、ワード線ＷＬ１
．ＷＬ２は高電圧Ｖｐｐを維持し続ける。従ってビット
線ＢＬＩＩのように″Ｈ”をラッチしたコラムラッチに
接続されたビット線に接続されたメモリトランジスタＭ
Ｑのみ０”の書込みが行われる。

プログラム用タイマがオフすると、ビット線リセット信
号ＢＬＲによって全ビット線ＢＬが接地され、内部１込
みが終了する。

このようにｍ／２ｘｎ構成の２つのメモリセルアレイＭ
△１１．ＭＡＩ　２　（ＭＡ２１．ＭＡ２２）に分割し
、コラムラッチＣＬ１　（第２図では１１１．１１２．
１１３）を共用することで、１つのメモリセルアレイの
列線（ビット線、コントロールゲート線）における配線
容量が半減できる。このため、従来に比べ、列線を充放
電する時間が大幅に削減でき、アクセス時間が短縮でき
る。従って大容量化に十分に対応することができる。ま
た、２つのメモリセルアレイにおいてコラムラッチを共
用するため、コラムラッチ数は従来と変らず構成できる
ため集積化を損ねない。

なお、この実施例では、分割したメモリセルアレイＭＡ
１１．ＭＡｌ　２　（ＭＡ２１．ＭＡ２２）の選択をト
ランジスタＱ１〜Ｑ３．Ｑ１’　〜Ｑ３’のゲートにブ
ロック選択信号ＢＳ１．ＢＳ２を印加することにより行
ったが、相補的なロウアドレス信号を印加してもよい。

また、この実施例では、ｖＰＰスイッチをメモリセルア
レイごとに設けたが、共用されるコラムラッチごとに設
けることもできる。ただし、ブロック選択信号８８１．
ＢＳ２をＨ”からＶＰＰに立上る必要がある。

（発明の効果〕以上説明したように、この発明によれば、列線は分割さ
れ、分割された各列線においてコラムラッチを共用する
ため、集積化を損ねることなく各列線の配線容量は低減
化することができ、大容量化によっても読出し、書込み
時におけるアクセス時間が遅延しない。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＥＥＰＲＯＭの全体
構成を示すブロック構成図、第２図は第１図の詳細を示
す回路図、第３図は第１図、第２図で示したＥＥＰＲＯ
Ｍの読出し動作を示すタイミング図、第４図は第１図、
第２図で示したＥＥＰＲＯＭの占込み動作を示すタイミ
ング図、第５図は従来のＥＥＰＲＯＭの詳細を示す回路
図、第６図は第５図で示したＥＥＰＲＯＭの全体構成を
示したブロック構成図、第７図は第５図、第６図で示し
たＥＥＰＲＯＭの読出し動作を示すタイミング図、第８
図は第５図、第６図で示したＥＥＰＲＯ’Ｍの占込み動
作を示すタイミング図である。図において、ＭＡＩ　１．ＭＡｌ　２．ＭＡ２１゜ＭＡ
２２はメモリセルアレイ、１１１〜１１３はコラムラッ
チ、０１〜Ｑ３．Ｑ１’〜Ｑ３’　は選択トランジスタ
、８８１．ＢＳ２はブロック選択信号である。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）行および列方向にアレイ状に配置されたメモリセ
ルからなるメモリセルアレイと各列線ごとに設けられた
コラムラッチとを備えた不揮発性半導体記憶装置におい
て、前記各列線を分割し、分割された列線において前記コラ
ムラッチを共用したことを特徴とする不揮発性半導体記
憶装置。