JPH01228219A - 論理回路 - Google Patents
論理回路Info
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- JPH01228219A JPH01228219A JP63054368A JP5436888A JPH01228219A JP H01228219 A JPH01228219 A JP H01228219A JP 63054368 A JP63054368 A JP 63054368A JP 5436888 A JP5436888 A JP 5436888A JP H01228219 A JPH01228219 A JP H01228219A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
化合物半導体からなるショットキー障壁ゲート型ＦＥＴ
を用いた超高速論理演算集積回路に適用して好適な論理
回路に関し、 消費電力を増加させることなく高速化を図るとともに、
信頼性向上および電源電圧依存性の低減を図ることを目
的とし、 ショットキー障壁ゲート型の電界効果トランジスタによ
り構成され、入力論理レベルに応じて高電位あるいは低
電位を切換え出力するスイッチング手段が少なくとも２
段以上配列された論理回路において、１つのスイッチン
グ手段の出力が高電位であるとき、該高電位を所定の一
定値にクランプするとともに、該出力から次段のスイッ
チング手段に流入する電流を分流して所定の定電源にバ
イパスするバイパス手段を設けて構成する。
を用いた超高速論理演算集積回路に適用して好適な論理
回路に関し、 消費電力を増加させることなく高速化を図るとともに、
信頼性向上および電源電圧依存性の低減を図ることを目
的とし、 ショットキー障壁ゲート型の電界効果トランジスタによ
り構成され、入力論理レベルに応じて高電位あるいは低
電位を切換え出力するスイッチング手段が少なくとも２
段以上配列された論理回路において、１つのスイッチン
グ手段の出力が高電位であるとき、該高電位を所定の一
定値にクランプするとともに、該出力から次段のスイッ
チング手段に流入する電流を分流して所定の定電源にバ
イパスするバイパス手段を設けて構成する。
本発明は論理回路に関し、詳細にはヒ化ガリウム（Ｇａ
Ａｓ）等化合物半導体からなるシヨ・ノドキー障壁ゲー
ト型ＦＥＴを用いた超高速論理演算集積回路に適用して
好適な論理回路に関する。
Ａｓ）等化合物半導体からなるシヨ・ノドキー障壁ゲー
ト型ＦＥＴを用いた超高速論理演算集積回路に適用して
好適な論理回路に関する。
近時、半導体集積回路には高速動作に対する要求が高ま
っており、ＧａＡｓに代表される化合物半導体からなる
ショットキー障壁ゲート型ＦＥＴ（以下、Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔ ： ＭＥｔａｌ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒＦＥＴという）の実用化によって高速動作の実現
が図られつつある。
っており、ＧａＡｓに代表される化合物半導体からなる
ショットキー障壁ゲート型ＦＥＴ（以下、Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔ ： ＭＥｔａｌ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒＦＥＴという）の実用化によって高速動作の実現
が図られつつある。
ＱａＡｓは電子の移動度がシリコンに比較しておよそ５
倍程度大きく、高速、高周波用デバイス材料として優れ
た物性を種々備えている。例えば、ＧａＡｓはバンドギ
ャップがシリコンに比較して大きいことから半絶縁性結
晶と呼ばれる高抵抗の結晶を得ることができる。この場
合、半絶縁性結晶をベースとして単体のＭＥＳ ＦＥ
ＴあるいはＭＥＳ ＦＥＴによる集積回路を構成する
ことにより、寄生容量を小さくできることから素子間の
分離を容易に行うことができ、超高速動作が可能な集積
回路が実現できる。
倍程度大きく、高速、高周波用デバイス材料として優れ
た物性を種々備えている。例えば、ＧａＡｓはバンドギ
ャップがシリコンに比較して大きいことから半絶縁性結
晶と呼ばれる高抵抗の結晶を得ることができる。この場
合、半絶縁性結晶をベースとして単体のＭＥＳ ＦＥ
ＴあるいはＭＥＳ ＦＥＴによる集積回路を構成する
ことにより、寄生容量を小さくできることから素子間の
分離を容易に行うことができ、超高速動作が可能な集積
回路が実現できる。
また、化合物半導体としてはＧａＡｓの他にリン化ガリ
ウム（ＧａＰ）、リン化インジュウム（ＩｎＰ）、ヒ化
インジュウム（ＩｎＡｓ）等種々の組合わせがあり、上
記化合物半導体は■族および■族の各元素からなること
から以下、ＩＩＩ−Ｖ半導体と呼称する。
ウム（ＧａＰ）、リン化インジュウム（ＩｎＰ）、ヒ化
インジュウム（ＩｎＡｓ）等種々の組合わせがあり、上
記化合物半導体は■族および■族の各元素からなること
から以下、ＩＩＩ−Ｖ半導体と呼称する。
ｍ−ｖ半導体からなるＭＥＳ ＦＥＴは前述のように
超高速動作が可能であり、３０ＧＩＩｚ程度の周波数に
対しても増幅作用を失わない。したがって、広い範囲に
亘る各種の分野に適用が可能であり、例えば、論理演算
を超高速で行う論理回路に応用され、超高速論理演算集
積回路を実現している。
超高速動作が可能であり、３０ＧＩＩｚ程度の周波数に
対しても増幅作用を失わない。したがって、広い範囲に
亘る各種の分野に適用が可能であり、例えば、論理演算
を超高速で行う論理回路に応用され、超高速論理演算集
積回路を実現している。
このような従来の論理回路としては、例えば第２図に示
すような、いわゆるＳ Ｄ Ｆ Ｌ （Ｓｈｃｏｔｔ
ｋｙＤｉｏｄｅ ＥＦＴ Ｌｏｇｉｃ）がある。
すような、いわゆるＳ Ｄ Ｆ Ｌ （Ｓｈｃｏｔｔ
ｋｙＤｉｏｄｅ ＥＦＴ Ｌｏｇｉｃ）がある。
同図において、１は５ＤＦＬによる論理回路であり、論
理回路１は２段に接続されたインバータ２ａおよび２ｂ
からなる。各インバータ２ａ、２ｂの構成は同一であり
、以下、両者を構成する部材にはａおよびｂの符号を付
してそれぞれに対応させるものとする。
理回路１は２段に接続されたインバータ２ａおよび２ｂ
からなる。各インバータ２ａ、２ｂの構成は同一であり
、以下、両者を構成する部材にはａおよびｂの符号を付
してそれぞれに対応させるものとする。
入力信号Ｄｉｎはレベルシフトダイオード３ａおよび定
電流接続されたプルダウンＦＥＴ４ａからなるレベルシ
フト回路５ａを経て反転論理回路６ａに入力される。反
転論理回路６ａはドライバＦＥＴ７ａおよびドライバＦ
ＥＴ７ａの負荷として定電流接続された負荷ＦＥＴ８ａ
からなり、入力信号ＤｉｎがＨレベルになるとドライバ
ＦＥＴ７ａがＯＮＬで正の電源ラインから負荷ＦＥＴ８
ａおよびドライバＦＥＴ７ａを経て共通電源ラインＶｓ
ｓに負荷ＦＥＴ８ａにより定まる電流が流れる。
電流接続されたプルダウンＦＥＴ４ａからなるレベルシ
フト回路５ａを経て反転論理回路６ａに入力される。反
転論理回路６ａはドライバＦＥＴ７ａおよびドライバＦ
ＥＴ７ａの負荷として定電流接続された負荷ＦＥＴ８ａ
からなり、入力信号ＤｉｎがＨレベルになるとドライバ
ＦＥＴ７ａがＯＮＬで正の電源ラインから負荷ＦＥＴ８
ａおよびドライバＦＥＴ７ａを経て共通電源ラインＶｓ
ｓに負荷ＦＥＴ８ａにより定まる電流が流れる。
したがって、インバータ２ａの出力はＬレベル、ｔなわ
ち１．はぼ共通電源ラインＶｓｓの電位になり、次段の
インバータ２ｂの出力信号ＤｏｕｔはＨレベルとなる。
ち１．はぼ共通電源ラインＶｓｓの電位になり、次段の
インバータ２ｂの出力信号ＤｏｕｔはＨレベルとなる。
このとき、インバータ２ｂのレベルシフ）・回路ｓｂａ
こは前段の負荷ＦＥＴ３ａを介してプルダウンＦＥＴ４
ｂにより定まる電流が流入しており、該電沃はプルダウ
ンＦＥＴ４ｂを介して負の電源ラインＶＥＥに流れ込む
。
こは前段の負荷ＦＥＴ３ａを介してプルダウンＦＥＴ４
ｂにより定まる電流が流入しており、該電沃はプルダウ
ンＦＥＴ４ｂを介して負の電源ラインＶＥＥに流れ込む
。
一方、入力信号ＤｉｎがＬレベルになると、トライバＦ
ＥＴ７ａがＯＦＦするのでインバータ２ａの出力はＨレ
ベルとなる。この場合、次段のレベルシフト回路５ｂに
は負荷ＦＥＴ８ａにより定まる電流が流入しており、該
電流のほとんどは、ドライバＦＥＴ７ｂがＭＥＳ Ｆ
ＥＴであることからドライバＦＥＴ７ｂのゲートに流入
している。
ＥＴ７ａがＯＦＦするのでインバータ２ａの出力はＨレ
ベルとなる。この場合、次段のレベルシフト回路５ｂに
は負荷ＦＥＴ８ａにより定まる電流が流入しており、該
電流のほとんどは、ドライバＦＥＴ７ｂがＭＥＳ Ｆ
ＥＴであることからドライバＦＥＴ７ｂのゲートに流入
している。
また、−層の高速化を図るためにレベルシフトダイオー
ド３ａ、３ｂの面積を拡大して電極間容量を増加させ、
いわゆるスピードアンプコンデンサとして作用させてい
る。例えば、レベルシフトダイオード３ａ、３ｂの面積
を４０μｍ×６μｍとした場合、およそ２００ｆＦの容
量が発生し、高周波信号成分は電極間容量を介して次段
に伝達される。
ド３ａ、３ｂの面積を拡大して電極間容量を増加させ、
いわゆるスピードアンプコンデンサとして作用させてい
る。例えば、レベルシフトダイオード３ａ、３ｂの面積
を４０μｍ×６μｍとした場合、およそ２００ｆＦの容
量が発生し、高周波信号成分は電極間容量を介して次段
に伝達される。
Ｃ発明が解決しようとする課題〕
しかしながら、このような従来の論理回路にあっては、
次段に流入する電流値が前段の論理レベルによって異な
るため、次のような問題点が発生していた。
次段に流入する電流値が前段の論理レベルによって異な
るため、次のような問題点が発生していた。
すなわち、次段に流入する電流はスピードア・ツブコン
デンサとして働くレベルシフトダイオード３ｂを流れる
ため、レベルシフトダイオード３ｂの電極間電圧がイン
バータ２ａの出力論理レベルによって異なったものとな
る。例えば、Ｖｏｏ−２゜ＯＶ、Ｖｓｓ＝Ｏｖ、ｙＥＥ
＝−１，６ｙを与えた場合、インバータ２ａの出力Ｄ２
つの論理レベルに対するレベルシフトダイオード３ｂの
電極間電圧Ｖおよび流入電流Ｉは次表１に示すような値
が実験データとして得られている。
デンサとして働くレベルシフトダイオード３ｂを流れる
ため、レベルシフトダイオード３ｂの電極間電圧がイン
バータ２ａの出力論理レベルによって異なったものとな
る。例えば、Ｖｏｏ−２゜ＯＶ、Ｖｓｓ＝Ｏｖ、ｙＥＥ
＝−１，６ｙを与えた場合、インバータ２ａの出力Ｄ２
つの論理レベルに対するレベルシフトダイオード３ｂの
電極間電圧Ｖおよび流入電流Ｉは次表１に示すような値
が実験データとして得られている。
表 １
上記表１から明らかであるように、インバータ２ａの出
力Ｄ６の論理レベル−の変化に対してレベルシフトダイ
オード３ｂの電極間電圧Ｖの変化分Δ■は０．１３Ｖに
なる。したがって、インバータ２ａはレベルシフトダイ
オード３ｂの電極間容量Ｃを電圧ΔＶだけ充放電するこ
とになり、充放電時間△ｔは次式■で表わされる。
力Ｄ６の論理レベル−の変化に対してレベルシフトダイ
オード３ｂの電極間電圧Ｖの変化分Δ■は０．１３Ｖに
なる。したがって、インバータ２ａはレベルシフトダイ
オード３ｂの電極間容量Ｃを電圧ΔＶだけ充放電するこ
とになり、充放電時間△ｔは次式■で表わされる。
■
例えば、表１のデータに基づく充放電時間Δｔは約５２
ｐｓｅｃとなり、充放電に要する時間が無視できず、こ
の場合、応答速度が遅くなる。
ｐｓｅｃとなり、充放電に要する時間が無視できず、こ
の場合、応答速度が遅くなる。
また、ドライバＦＥＴ７ ｂのゲート流入電流が大きい
ことからドライバＦＥＴ７ｂのゲート電極にエレクトロ
マイグレーションの発生する可能性が高まり、信頼性の
低下を招来する。
ことからドライバＦＥＴ７ｂのゲート電極にエレクトロ
マイグレーションの発生する可能性が高まり、信頼性の
低下を招来する。
さらに、インバータ２ａおよび２ｂの出力がＨレベルに
あるときは該レベルの安定度が電源ラインＶＯＯの安定
度に依存するため、電源電圧の変動により出力のＨレベ
ルが不安定になりやすく、次段のインバータ２ｂが誤動
作することも懸念される。
あるときは該レベルの安定度が電源ラインＶＯＯの安定
度に依存するため、電源電圧の変動により出力のＨレベ
ルが不安定になりやすく、次段のインバータ２ｂが誤動
作することも懸念される。
そこで、本発明は、前段の出力がＨレベルのとき、該レ
ベルをクランプするとともに、次段に流入する電流を分
流してバイパスし、次段に流入する電流を減少させるこ
とにより、消費電力を増加させることなく高速化を図る
とともに、信頼性向上および電源電圧依存性の低減を図
ることを目的としている。
ベルをクランプするとともに、次段に流入する電流を分
流してバイパスし、次段に流入する電流を減少させるこ
とにより、消費電力を増加させることなく高速化を図る
とともに、信頼性向上および電源電圧依存性の低減を図
ることを目的としている。
本発明による論理回路は上記目的達成のため、ショット
キー障壁ゲート型の電界効果トランジスタにより構成さ
れ、入力論理レベルに応じて高電位あるいは低電位を切
換え出力するスイッチング手段が少な（とも２段以上配
列された論理回路において、１つのスイッチングの出力
が高電位であるとき、核高電位を所定の一定値にクラン
プするとともに、該出力から次段のスイ・ノチング手段
に流入する電流を分流して所定の定電源にバイパスする
バイパス手段を設けている。
キー障壁ゲート型の電界効果トランジスタにより構成さ
れ、入力論理レベルに応じて高電位あるいは低電位を切
換え出力するスイッチング手段が少な（とも２段以上配
列された論理回路において、１つのスイッチングの出力
が高電位であるとき、核高電位を所定の一定値にクラン
プするとともに、該出力から次段のスイ・ノチング手段
に流入する電流を分流して所定の定電源にバイパスする
バイパス手段を設けている。
本発明では、１つのスイッチング手段の出力が高電位に
なると、バイパス手段により該高電位が所定の一定値に
クランプされるとともに、該出力から次段のスイッチン
グ手段に流入する電流が分流されてバイパスされる。
なると、バイパス手段により該高電位が所定の一定値に
クランプされるとともに、該出力から次段のスイッチン
グ手段に流入する電流が分流されてバイパスされる。
したがって、消費電力が増加することなく応答速度の次
段のスイッチング手段に流入する電流が減少して高速化
が図られるとともに、信頼性の向上および電源電圧に対
する高電位出力レベルの依存度が減少する。
段のスイッチング手段に流入する電流が減少して高速化
が図られるとともに、信頼性の向上および電源電圧に対
する高電位出力レベルの依存度が減少する。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る論理回路の一実施例を示す図であ
る。
る。
まず、構成を説明する。同図において、１１は５ＤＦＬ
による論理回路であり、論理回路１１は２段に接続され
たインバータ（スイソチンク手段）１２ａおよび１２ｂ
からなる。ここで、インバータ１２ａおよび１２ｂの構
成は同一であることがら両者を構成する部材にはそれぞ
れａおよびｂの符号を付して対応させるものとし、一方
のインバータ１２ａについて説明して他方については省
略する。また、第２図により図示した従来例と同一構成
部材には同一符号を付し、その説明を省略する。
による論理回路であり、論理回路１１は２段に接続され
たインバータ（スイソチンク手段）１２ａおよび１２ｂ
からなる。ここで、インバータ１２ａおよび１２ｂの構
成は同一であることがら両者を構成する部材にはそれぞ
れａおよびｂの符号を付して対応させるものとし、一方
のインバータ１２ａについて説明して他方については省
略する。また、第２図により図示した従来例と同一構成
部材には同一符号を付し、その説明を省略する。
インバータ１２ａはレベルシフト回路５ａおよび反転論
理回路６ａを有し、反転論理回路６ａの出力と電源ライ
ンＶｓｓ（定電位）の間にはダイオード１３ａおよび１
４ａからなるバイパス手段１５ａが接続される。すなわ
ち、バイパス手段１５ａはドライバＦＥＴ７ａのドレイ
ンおよびソース間に接続されており、各ダイオード１３
ａ、１４ａはそれぞれのカソードが電源ラインＶｓｓ側
に位置して直列に接続される。各ダイオード１３ａ、１
４ａはドライバＦＥＴ７ａのドレイン、ソース間の電圧
レベルヲ各ダイオード１３ａ、１４ａの順方向降下電圧
の総和に一致した電位（クランプ電位）にクランプする
もであり、クランプ電位がレベルシフトダイオード３ｂ
の順方向降下電圧とプルダウンＦＥＴ４ｂのスレッショ
ルド電位（Ｖｔｈ）の和とほぼ同等かあるいはそれ以上
になるように論理回路１１各部の形状寸法を適当に決定
すればよい。この場合、各構成部材の具体的な形状寸法
の一例としては次表２に示すようにすると好ましい。
理回路６ａを有し、反転論理回路６ａの出力と電源ライ
ンＶｓｓ（定電位）の間にはダイオード１３ａおよび１
４ａからなるバイパス手段１５ａが接続される。すなわ
ち、バイパス手段１５ａはドライバＦＥＴ７ａのドレイ
ンおよびソース間に接続されており、各ダイオード１３
ａ、１４ａはそれぞれのカソードが電源ラインＶｓｓ側
に位置して直列に接続される。各ダイオード１３ａ、１
４ａはドライバＦＥＴ７ａのドレイン、ソース間の電圧
レベルヲ各ダイオード１３ａ、１４ａの順方向降下電圧
の総和に一致した電位（クランプ電位）にクランプする
もであり、クランプ電位がレベルシフトダイオード３ｂ
の順方向降下電圧とプルダウンＦＥＴ４ｂのスレッショ
ルド電位（Ｖｔｈ）の和とほぼ同等かあるいはそれ以上
になるように論理回路１１各部の形状寸法を適当に決定
すればよい。この場合、各構成部材の具体的な形状寸法
の一例としては次表２に示すようにすると好ましい。
表２
但し、Ｌｇ：ゲート長
Ｗｇ：ゲート幅
Ｖｔｈ：スレッショルド電圧
次に、作用を説明する。
いま、入力信号ＤｉｎがＨレベルでドライバＦＥＴ７ａ
がＯＮすると、インバータ１２ａの出力はＬレベルとな
ってインバータ１２ｂの出力信号ＤｏｕｔはＨレベルと
なる。また、入力信号ＤｉｎがＬレベルであるときはイ
ンバータ１２ｂの出力信号ＤｏｕｔもＬレベルとなり、
これらの論理動作は従来例と同様である。
がＯＮすると、インバータ１２ａの出力はＬレベルとな
ってインバータ１２ｂの出力信号ＤｏｕｔはＨレベルと
なる。また、入力信号ＤｉｎがＬレベルであるときはイ
ンバータ１２ｂの出力信号ＤｏｕｔもＬレベルとなり、
これらの論理動作は従来例と同様である。
ここで、本発明はインバータ１２ａの出力がＨレベルで
あるときのバイパス手段１５ａの作用にその特徴があり
、これを以下に詳述する。インバータ１２ａの出力がＨ
レベルになると、インバータ１２ａの出力からインバー
タ１２ｂの入力に電流が流入することは従来例と同様で
あり、該流入電流をｆｉｎとすると電流ｆｉｎはインバ
ータ１２ａの反転論理回路６ａにより供給される。また
、反転論理回路６ａの出力電流をＩｏｕｔとすると、電
流１ｏｕｔは前Ｊｉのように負荷ＦＥＴ８ａにより定ま
るものである。ところが、インハ゛−夕１２ａの出力が
Ｈレベルになると、各ダイオード１３ａ、１４ａが導通
してインバータ１２ａの出力レベルが各ダイオード１３
ａ、１４ａの順方向降下電圧にクランプされる。すなわ
ち、電流１ｏｕＡｔは一部がバイパス手段１５ａにより
分流されて電源ラインＶｓｓにバイパスされることとな
り、（Ｉ ｏ’ｕｔ ＞ Ｉ ｉｎ）の関係が成立する
。ここで、バイパス手段１５ａによりバイパスされる電
流をＩ！＋とすると、次式■が成立する。
あるときのバイパス手段１５ａの作用にその特徴があり
、これを以下に詳述する。インバータ１２ａの出力がＨ
レベルになると、インバータ１２ａの出力からインバー
タ１２ｂの入力に電流が流入することは従来例と同様で
あり、該流入電流をｆｉｎとすると電流ｆｉｎはインバ
ータ１２ａの反転論理回路６ａにより供給される。また
、反転論理回路６ａの出力電流をＩｏｕｔとすると、電
流１ｏｕｔは前Ｊｉのように負荷ＦＥＴ８ａにより定ま
るものである。ところが、インハ゛−夕１２ａの出力が
Ｈレベルになると、各ダイオード１３ａ、１４ａが導通
してインバータ１２ａの出力レベルが各ダイオード１３
ａ、１４ａの順方向降下電圧にクランプされる。すなわ
ち、電流１ｏｕＡｔは一部がバイパス手段１５ａにより
分流されて電源ラインＶｓｓにバイパスされることとな
り、（Ｉ ｏ’ｕｔ ＞ Ｉ ｉｎ）の関係が成立する
。ここで、バイパス手段１５ａによりバイパスされる電
流をＩ！＋とすると、次式■が成立する。
Ｉ ｉｎ＝ １ｏｕｔ −Ｔ ｔｈ −−■上記■式よ
り明らかであるように電流１ ｉｎは電流１ｏｕｔより
も小さな値となり、インバータ１２ｂのレベルシフトダ
イオード３ｂを流れる電流、すなわち、電流１ｉｎの減
少によりレベルシフトダイオード３ｂの電極間容量の充
放電に要する時間Δｔは前記０式に従って減少する。こ
の場合、反転論理回路６ａの出力電流１ｏｕｔをバイパ
ス手段１５ａによりバイパスすることでインバータ１２
ａの入力電流１ｉｎを減少させているので、論理回路１
１としての消費電力はバイパス手段１５ａを設けていな
い場合と同一である。したがって、消費電力を増加させ
ることなくインバータ１２ａからインバータ１２ｂに流
入する電流を減少させることができ、しヘルシフトダイ
オード３ｂの電極間容量の充放電時間が減少して論理回
路１１の高速化を図ることができる。
り明らかであるように電流１ ｉｎは電流１ｏｕｔより
も小さな値となり、インバータ１２ｂのレベルシフトダ
イオード３ｂを流れる電流、すなわち、電流１ｉｎの減
少によりレベルシフトダイオード３ｂの電極間容量の充
放電に要する時間Δｔは前記０式に従って減少する。こ
の場合、反転論理回路６ａの出力電流１ｏｕｔをバイパ
ス手段１５ａによりバイパスすることでインバータ１２
ａの入力電流１ｉｎを減少させているので、論理回路１
１としての消費電力はバイパス手段１５ａを設けていな
い場合と同一である。したがって、消費電力を増加させ
ることなくインバータ１２ａからインバータ１２ｂに流
入する電流を減少させることができ、しヘルシフトダイ
オード３ｂの電極間容量の充放電時間が減少して論理回
路１１の高速化を図ることができる。
また、電流ｆｉｎの減少に伴いドライ八ＦＥＴ７ｂのゲ
ート電流が減少することは明らかであり、エレクトロマ
イグレーションの発生傾度を低いものとすることができ
、信頼性を高めることができる。
ート電流が減少することは明らかであり、エレクトロマ
イグレーションの発生傾度を低いものとすることができ
、信頼性を高めることができる。
さらに、バイパス手段１５ａによりインバータ１２ａの
Ｈレベル出力が各ダイオード１３ａ１４ａの順方向降下
電圧にクランプされることから電源ライン■。０の電位
が変動することがあっても、インバータ１２ａのＨレベ
ル出力は該変動の影響をほとんど受けることがなく、電
源電圧に対するＨレベル出力の依存度を減少させること
ができる。
Ｈレベル出力が各ダイオード１３ａ１４ａの順方向降下
電圧にクランプされることから電源ライン■。０の電位
が変動することがあっても、インバータ１２ａのＨレベ
ル出力は該変動の影響をほとんど受けることがなく、電
源電圧に対するＨレベル出力の依存度を減少させること
ができる。
一方、インバータ１２ａの出力がＬレベルであるときは
該出力レベルがほぼ電源電圧Ｖｓｓの電位に一致するこ
とからバイパス手段１５ａの作用は発揮されず、従来と
同様の動作となる。
該出力レベルがほぼ電源電圧Ｖｓｓの電位に一致するこ
とからバイパス手段１５ａの作用は発揮されず、従来と
同様の動作となる。
（効 果〕
本発明によ※ば、１つのスイッチング手段の出力が高電
位になると、咳高電位をクランプするとともに、該出力
から次段のスイッチング手段に流入する電流を分流して
バイパスするバイパス手段を設けているので、消費電力
を増加させることなく次段のスイッチング手段に流入す
る電流を減少させることができ、応答速度の高速化を図
ることができるとともに、信頼性の向上および電源電圧
依存性の低減を図ることができる。
位になると、咳高電位をクランプするとともに、該出力
から次段のスイッチング手段に流入する電流を分流して
バイパスするバイパス手段を設けているので、消費電力
を増加させることなく次段のスイッチング手段に流入す
る電流を減少させることができ、応答速度の高速化を図
ることができるとともに、信頼性の向上および電源電圧
依存性の低減を図ることができる。
第１図は本発明に係る論理回路の一実施例を示すその回
路図、 第２図は従来の論理回路を示すその回路図である。 １・・・・・・論理回路、 １２ａ、１２ｂ・・・・・・インバータ（スイッチング
手段）、 １５ａ、１５ｂ・・・・・・バイパス手段。 ・コニ １１；論理０溌 −た橙ｌ・ｌダにＥ瀉凱味グＵ諮Ｂ 第１図
路図、 第２図は従来の論理回路を示すその回路図である。 １・・・・・・論理回路、 １２ａ、１２ｂ・・・・・・インバータ（スイッチング
手段）、 １５ａ、１５ｂ・・・・・・バイパス手段。 ・コニ １１；論理０溌 −た橙ｌ・ｌダにＥ瀉凱味グＵ諮Ｂ 第１図
Claims (1)
- 【特許請求の範囲】 ショットキー障壁ゲート型の電界効果トランジスタによ
り構成され、 入力論理レベルに応じて高電位あるいは低電位を切換え
出力するスイッチング手段が少なくとも２段以上配列さ
れた論理回路において、 １つのスイッチング手段の出力が高電位であるとき、 該高電位を所定の一定値にクランプするとともに、該出
力から次段のスイッチング手段に流入する電流を分流し
て所定の定電源にバイパスするバイパス手段を設けたこ
とを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054368A JPH01228219A (ja) | 1988-03-08 | 1988-03-08 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054368A JPH01228219A (ja) | 1988-03-08 | 1988-03-08 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01228219A true JPH01228219A (ja) | 1989-09-12 |
Family
ID=12968715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63054368A Pending JPH01228219A (ja) | 1988-03-08 | 1988-03-08 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01228219A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996027252A3 (en) * | 1995-02-21 | 1997-02-06 | Advanced Micro Devices Inc | Line driver and receiver cells for ethernet applications |
| CN102568402A (zh) * | 2010-12-23 | 2012-07-11 | 上海贝岭股份有限公司 | 一种电平转换使能控制电路 |
-
1988
- 1988-03-08 JP JP63054368A patent/JPH01228219A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996027252A3 (en) * | 1995-02-21 | 1997-02-06 | Advanced Micro Devices Inc | Line driver and receiver cells for ethernet applications |
| US5694427A (en) * | 1995-02-21 | 1997-12-02 | Advanced Micro Devices Inc. | Pseudo-AUI line driver and receiver cells for ethernet applications |
| CN102568402A (zh) * | 2010-12-23 | 2012-07-11 | 上海贝岭股份有限公司 | 一种电平转换使能控制电路 |
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