JPH01228219A - 論理回路 - Google Patents
論理回路Info
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- JPH01228219A JPH01228219A JP63054368A JP5436888A JPH01228219A JP H01228219 A JPH01228219 A JP H01228219A JP 63054368 A JP63054368 A JP 63054368A JP 5436888 A JP5436888 A JP 5436888A JP H01228219 A JPH01228219 A JP H01228219A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
化合物半導体からなるショットキー障壁ゲート型FET
を用いた超高速論理演算集積回路に適用して好適な論理
回路に関し、 消費電力を増加させることなく高速化を図るとともに、
信頼性向上および電源電圧依存性の低減を図ることを目
的とし、 ショットキー障壁ゲート型の電界効果トランジスタによ
り構成され、入力論理レベルに応じて高電位あるいは低
電位を切換え出力するスイッチング手段が少なくとも2
段以上配列された論理回路において、1つのスイッチン
グ手段の出力が高電位であるとき、該高電位を所定の一
定値にクランプするとともに、該出力から次段のスイッ
チング手段に流入する電流を分流して所定の定電源にバ
イパスするバイパス手段を設けて構成する。
を用いた超高速論理演算集積回路に適用して好適な論理
回路に関し、 消費電力を増加させることなく高速化を図るとともに、
信頼性向上および電源電圧依存性の低減を図ることを目
的とし、 ショットキー障壁ゲート型の電界効果トランジスタによ
り構成され、入力論理レベルに応じて高電位あるいは低
電位を切換え出力するスイッチング手段が少なくとも2
段以上配列された論理回路において、1つのスイッチン
グ手段の出力が高電位であるとき、該高電位を所定の一
定値にクランプするとともに、該出力から次段のスイッ
チング手段に流入する電流を分流して所定の定電源にバ
イパスするバイパス手段を設けて構成する。
本発明は論理回路に関し、詳細にはヒ化ガリウム(Ga
As)等化合物半導体からなるシヨ・ノドキー障壁ゲー
ト型FETを用いた超高速論理演算集積回路に適用して
好適な論理回路に関する。
As)等化合物半導体からなるシヨ・ノドキー障壁ゲー
ト型FETを用いた超高速論理演算集積回路に適用して
好適な論理回路に関する。
近時、半導体集積回路には高速動作に対する要求が高ま
っており、GaAsに代表される化合物半導体からなる
ショットキー障壁ゲート型FET(以下、M E S
F E T : MEtal Sem1conduc
torFETという)の実用化によって高速動作の実現
が図られつつある。
っており、GaAsに代表される化合物半導体からなる
ショットキー障壁ゲート型FET(以下、M E S
F E T : MEtal Sem1conduc
torFETという)の実用化によって高速動作の実現
が図られつつある。
QaAsは電子の移動度がシリコンに比較しておよそ5
倍程度大きく、高速、高周波用デバイス材料として優れ
た物性を種々備えている。例えば、GaAsはバンドギ
ャップがシリコンに比較して大きいことから半絶縁性結
晶と呼ばれる高抵抗の結晶を得ることができる。この場
合、半絶縁性結晶をベースとして単体のMES FE
TあるいはMES FETによる集積回路を構成する
ことにより、寄生容量を小さくできることから素子間の
分離を容易に行うことができ、超高速動作が可能な集積
回路が実現できる。
倍程度大きく、高速、高周波用デバイス材料として優れ
た物性を種々備えている。例えば、GaAsはバンドギ
ャップがシリコンに比較して大きいことから半絶縁性結
晶と呼ばれる高抵抗の結晶を得ることができる。この場
合、半絶縁性結晶をベースとして単体のMES FE
TあるいはMES FETによる集積回路を構成する
ことにより、寄生容量を小さくできることから素子間の
分離を容易に行うことができ、超高速動作が可能な集積
回路が実現できる。
また、化合物半導体としてはGaAsの他にリン化ガリ
ウム(GaP)、リン化インジュウム(InP)、ヒ化
インジュウム(InAs)等種々の組合わせがあり、上
記化合物半導体は■族および■族の各元素からなること
から以下、III−V半導体と呼称する。
ウム(GaP)、リン化インジュウム(InP)、ヒ化
インジュウム(InAs)等種々の組合わせがあり、上
記化合物半導体は■族および■族の各元素からなること
から以下、III−V半導体と呼称する。
m−v半導体からなるMES FETは前述のように
超高速動作が可能であり、30GIIz程度の周波数に
対しても増幅作用を失わない。したがって、広い範囲に
亘る各種の分野に適用が可能であり、例えば、論理演算
を超高速で行う論理回路に応用され、超高速論理演算集
積回路を実現している。
超高速動作が可能であり、30GIIz程度の周波数に
対しても増幅作用を失わない。したがって、広い範囲に
亘る各種の分野に適用が可能であり、例えば、論理演算
を超高速で行う論理回路に応用され、超高速論理演算集
積回路を実現している。
このような従来の論理回路としては、例えば第2図に示
すような、いわゆるS D F L (Shcott
kyDiode EFT Logic)がある。
すような、いわゆるS D F L (Shcott
kyDiode EFT Logic)がある。
同図において、1は5DFLによる論理回路であり、論
理回路1は2段に接続されたインバータ2aおよび2b
からなる。各インバータ2a、2bの構成は同一であり
、以下、両者を構成する部材にはaおよびbの符号を付
してそれぞれに対応させるものとする。
理回路1は2段に接続されたインバータ2aおよび2b
からなる。各インバータ2a、2bの構成は同一であり
、以下、両者を構成する部材にはaおよびbの符号を付
してそれぞれに対応させるものとする。
入力信号Dinはレベルシフトダイオード3aおよび定
電流接続されたプルダウンFET4aからなるレベルシ
フト回路5aを経て反転論理回路6aに入力される。反
転論理回路6aはドライバFET7aおよびドライバF
ET7aの負荷として定電流接続された負荷FET8a
からなり、入力信号DinがHレベルになるとドライバ
FET7aがONLで正の電源ラインから負荷FET8
aおよびドライバFET7aを経て共通電源ラインVs
sに負荷FET8aにより定まる電流が流れる。
電流接続されたプルダウンFET4aからなるレベルシ
フト回路5aを経て反転論理回路6aに入力される。反
転論理回路6aはドライバFET7aおよびドライバF
ET7aの負荷として定電流接続された負荷FET8a
からなり、入力信号DinがHレベルになるとドライバ
FET7aがONLで正の電源ラインから負荷FET8
aおよびドライバFET7aを経て共通電源ラインVs
sに負荷FET8aにより定まる電流が流れる。
したがって、インバータ2aの出力はLレベル、tなわ
ち1.はぼ共通電源ラインVssの電位になり、次段の
インバータ2bの出力信号DoutはHレベルとなる。
ち1.はぼ共通電源ラインVssの電位になり、次段の
インバータ2bの出力信号DoutはHレベルとなる。
このとき、インバータ2bのレベルシフ)・回路sba
こは前段の負荷FET3aを介してプルダウンFET4
bにより定まる電流が流入しており、該電沃はプルダウ
ンFET4bを介して負の電源ラインVEEに流れ込む
。
こは前段の負荷FET3aを介してプルダウンFET4
bにより定まる電流が流入しており、該電沃はプルダウ
ンFET4bを介して負の電源ラインVEEに流れ込む
。
一方、入力信号DinがLレベルになると、トライバF
ET7aがOFFするのでインバータ2aの出力はHレ
ベルとなる。この場合、次段のレベルシフト回路5bに
は負荷FET8aにより定まる電流が流入しており、該
電流のほとんどは、ドライバFET7bがMES F
ETであることからドライバFET7bのゲートに流入
している。
ET7aがOFFするのでインバータ2aの出力はHレ
ベルとなる。この場合、次段のレベルシフト回路5bに
は負荷FET8aにより定まる電流が流入しており、該
電流のほとんどは、ドライバFET7bがMES F
ETであることからドライバFET7bのゲートに流入
している。
また、−層の高速化を図るためにレベルシフトダイオー
ド3a、3bの面積を拡大して電極間容量を増加させ、
いわゆるスピードアンプコンデンサとして作用させてい
る。例えば、レベルシフトダイオード3a、3bの面積
を40μm×6μmとした場合、およそ200fFの容
量が発生し、高周波信号成分は電極間容量を介して次段
に伝達される。
ド3a、3bの面積を拡大して電極間容量を増加させ、
いわゆるスピードアンプコンデンサとして作用させてい
る。例えば、レベルシフトダイオード3a、3bの面積
を40μm×6μmとした場合、およそ200fFの容
量が発生し、高周波信号成分は電極間容量を介して次段
に伝達される。
C発明が解決しようとする課題〕
しかしながら、このような従来の論理回路にあっては、
次段に流入する電流値が前段の論理レベルによって異な
るため、次のような問題点が発生していた。
次段に流入する電流値が前段の論理レベルによって異な
るため、次のような問題点が発生していた。
すなわち、次段に流入する電流はスピードア・ツブコン
デンサとして働くレベルシフトダイオード3bを流れる
ため、レベルシフトダイオード3bの電極間電圧がイン
バータ2aの出力論理レベルによって異なったものとな
る。例えば、Voo−2゜OV、Vss=Ov、yEE
=−1,6yを与えた場合、インバータ2aの出力D2
つの論理レベルに対するレベルシフトダイオード3bの
電極間電圧Vおよび流入電流Iは次表1に示すような値
が実験データとして得られている。
デンサとして働くレベルシフトダイオード3bを流れる
ため、レベルシフトダイオード3bの電極間電圧がイン
バータ2aの出力論理レベルによって異なったものとな
る。例えば、Voo−2゜OV、Vss=Ov、yEE
=−1,6yを与えた場合、インバータ2aの出力D2
つの論理レベルに対するレベルシフトダイオード3bの
電極間電圧Vおよび流入電流Iは次表1に示すような値
が実験データとして得られている。
表 1
上記表1から明らかであるように、インバータ2aの出
力D6の論理レベル−の変化に対してレベルシフトダイ
オード3bの電極間電圧Vの変化分Δ■は0.13Vに
なる。したがって、インバータ2aはレベルシフトダイ
オード3bの電極間容量Cを電圧ΔVだけ充放電するこ
とになり、充放電時間△tは次式■で表わされる。
力D6の論理レベル−の変化に対してレベルシフトダイ
オード3bの電極間電圧Vの変化分Δ■は0.13Vに
なる。したがって、インバータ2aはレベルシフトダイ
オード3bの電極間容量Cを電圧ΔVだけ充放電するこ
とになり、充放電時間△tは次式■で表わされる。
■
例えば、表1のデータに基づく充放電時間Δtは約52
psecとなり、充放電に要する時間が無視できず、こ
の場合、応答速度が遅くなる。
psecとなり、充放電に要する時間が無視できず、こ
の場合、応答速度が遅くなる。
また、ドライバFET7 bのゲート流入電流が大きい
ことからドライバFET7bのゲート電極にエレクトロ
マイグレーションの発生する可能性が高まり、信頼性の
低下を招来する。
ことからドライバFET7bのゲート電極にエレクトロ
マイグレーションの発生する可能性が高まり、信頼性の
低下を招来する。
さらに、インバータ2aおよび2bの出力がHレベルに
あるときは該レベルの安定度が電源ラインVOOの安定
度に依存するため、電源電圧の変動により出力のHレベ
ルが不安定になりやすく、次段のインバータ2bが誤動
作することも懸念される。
あるときは該レベルの安定度が電源ラインVOOの安定
度に依存するため、電源電圧の変動により出力のHレベ
ルが不安定になりやすく、次段のインバータ2bが誤動
作することも懸念される。
そこで、本発明は、前段の出力がHレベルのとき、該レ
ベルをクランプするとともに、次段に流入する電流を分
流してバイパスし、次段に流入する電流を減少させるこ
とにより、消費電力を増加させることなく高速化を図る
とともに、信頼性向上および電源電圧依存性の低減を図
ることを目的としている。
ベルをクランプするとともに、次段に流入する電流を分
流してバイパスし、次段に流入する電流を減少させるこ
とにより、消費電力を増加させることなく高速化を図る
とともに、信頼性向上および電源電圧依存性の低減を図
ることを目的としている。
本発明による論理回路は上記目的達成のため、ショット
キー障壁ゲート型の電界効果トランジスタにより構成さ
れ、入力論理レベルに応じて高電位あるいは低電位を切
換え出力するスイッチング手段が少な(とも2段以上配
列された論理回路において、1つのスイッチングの出力
が高電位であるとき、核高電位を所定の一定値にクラン
プするとともに、該出力から次段のスイ・ノチング手段
に流入する電流を分流して所定の定電源にバイパスする
バイパス手段を設けている。
キー障壁ゲート型の電界効果トランジスタにより構成さ
れ、入力論理レベルに応じて高電位あるいは低電位を切
換え出力するスイッチング手段が少な(とも2段以上配
列された論理回路において、1つのスイッチングの出力
が高電位であるとき、核高電位を所定の一定値にクラン
プするとともに、該出力から次段のスイ・ノチング手段
に流入する電流を分流して所定の定電源にバイパスする
バイパス手段を設けている。
本発明では、1つのスイッチング手段の出力が高電位に
なると、バイパス手段により該高電位が所定の一定値に
クランプされるとともに、該出力から次段のスイッチン
グ手段に流入する電流が分流されてバイパスされる。
なると、バイパス手段により該高電位が所定の一定値に
クランプされるとともに、該出力から次段のスイッチン
グ手段に流入する電流が分流されてバイパスされる。
したがって、消費電力が増加することなく応答速度の次
段のスイッチング手段に流入する電流が減少して高速化
が図られるとともに、信頼性の向上および電源電圧に対
する高電位出力レベルの依存度が減少する。
段のスイッチング手段に流入する電流が減少して高速化
が図られるとともに、信頼性の向上および電源電圧に対
する高電位出力レベルの依存度が減少する。
以下、本発明を図面に基づいて説明する。
第1図は本発明に係る論理回路の一実施例を示す図であ
る。
る。
まず、構成を説明する。同図において、11は5DFL
による論理回路であり、論理回路11は2段に接続され
たインバータ(スイソチンク手段)12aおよび12b
からなる。ここで、インバータ12aおよび12bの構
成は同一であることがら両者を構成する部材にはそれぞ
れaおよびbの符号を付して対応させるものとし、一方
のインバータ12aについて説明して他方については省
略する。また、第2図により図示した従来例と同一構成
部材には同一符号を付し、その説明を省略する。
による論理回路であり、論理回路11は2段に接続され
たインバータ(スイソチンク手段)12aおよび12b
からなる。ここで、インバータ12aおよび12bの構
成は同一であることがら両者を構成する部材にはそれぞ
れaおよびbの符号を付して対応させるものとし、一方
のインバータ12aについて説明して他方については省
略する。また、第2図により図示した従来例と同一構成
部材には同一符号を付し、その説明を省略する。
インバータ12aはレベルシフト回路5aおよび反転論
理回路6aを有し、反転論理回路6aの出力と電源ライ
ンVss(定電位)の間にはダイオード13aおよび1
4aからなるバイパス手段15aが接続される。すなわ
ち、バイパス手段15aはドライバFET7aのドレイ
ンおよびソース間に接続されており、各ダイオード13
a、14aはそれぞれのカソードが電源ラインVss側
に位置して直列に接続される。各ダイオード13a、1
4aはドライバFET7aのドレイン、ソース間の電圧
レベルヲ各ダイオード13a、14aの順方向降下電圧
の総和に一致した電位(クランプ電位)にクランプする
もであり、クランプ電位がレベルシフトダイオード3b
の順方向降下電圧とプルダウンFET4bのスレッショ
ルド電位(Vth)の和とほぼ同等かあるいはそれ以上
になるように論理回路11各部の形状寸法を適当に決定
すればよい。この場合、各構成部材の具体的な形状寸法
の一例としては次表2に示すようにすると好ましい。
理回路6aを有し、反転論理回路6aの出力と電源ライ
ンVss(定電位)の間にはダイオード13aおよび1
4aからなるバイパス手段15aが接続される。すなわ
ち、バイパス手段15aはドライバFET7aのドレイ
ンおよびソース間に接続されており、各ダイオード13
a、14aはそれぞれのカソードが電源ラインVss側
に位置して直列に接続される。各ダイオード13a、1
4aはドライバFET7aのドレイン、ソース間の電圧
レベルヲ各ダイオード13a、14aの順方向降下電圧
の総和に一致した電位(クランプ電位)にクランプする
もであり、クランプ電位がレベルシフトダイオード3b
の順方向降下電圧とプルダウンFET4bのスレッショ
ルド電位(Vth)の和とほぼ同等かあるいはそれ以上
になるように論理回路11各部の形状寸法を適当に決定
すればよい。この場合、各構成部材の具体的な形状寸法
の一例としては次表2に示すようにすると好ましい。
表2
但し、Lg:ゲート長
Wg:ゲート幅
Vth:スレッショルド電圧
次に、作用を説明する。
いま、入力信号DinがHレベルでドライバFET7a
がONすると、インバータ12aの出力はLレベルとな
ってインバータ12bの出力信号DoutはHレベルと
なる。また、入力信号DinがLレベルであるときはイ
ンバータ12bの出力信号DoutもLレベルとなり、
これらの論理動作は従来例と同様である。
がONすると、インバータ12aの出力はLレベルとな
ってインバータ12bの出力信号DoutはHレベルと
なる。また、入力信号DinがLレベルであるときはイ
ンバータ12bの出力信号DoutもLレベルとなり、
これらの論理動作は従来例と同様である。
ここで、本発明はインバータ12aの出力がHレベルで
あるときのバイパス手段15aの作用にその特徴があり
、これを以下に詳述する。インバータ12aの出力がH
レベルになると、インバータ12aの出力からインバー
タ12bの入力に電流が流入することは従来例と同様で
あり、該流入電流をfinとすると電流finはインバ
ータ12aの反転論理回路6aにより供給される。また
、反転論理回路6aの出力電流をIoutとすると、電
流1outは前Jiのように負荷FET8aにより定ま
るものである。ところが、インハ゛−夕12aの出力が
Hレベルになると、各ダイオード13a、14aが導通
してインバータ12aの出力レベルが各ダイオード13
a、14aの順方向降下電圧にクランプされる。すなわ
ち、電流1ouAtは一部がバイパス手段15aにより
分流されて電源ラインVssにバイパスされることとな
り、(I o’ut > I in)の関係が成立する
。ここで、バイパス手段15aによりバイパスされる電
流をI!+とすると、次式■が成立する。
あるときのバイパス手段15aの作用にその特徴があり
、これを以下に詳述する。インバータ12aの出力がH
レベルになると、インバータ12aの出力からインバー
タ12bの入力に電流が流入することは従来例と同様で
あり、該流入電流をfinとすると電流finはインバ
ータ12aの反転論理回路6aにより供給される。また
、反転論理回路6aの出力電流をIoutとすると、電
流1outは前Jiのように負荷FET8aにより定ま
るものである。ところが、インハ゛−夕12aの出力が
Hレベルになると、各ダイオード13a、14aが導通
してインバータ12aの出力レベルが各ダイオード13
a、14aの順方向降下電圧にクランプされる。すなわ
ち、電流1ouAtは一部がバイパス手段15aにより
分流されて電源ラインVssにバイパスされることとな
り、(I o’ut > I in)の関係が成立する
。ここで、バイパス手段15aによりバイパスされる電
流をI!+とすると、次式■が成立する。
I in= 1out −T th −−■上記■式よ
り明らかであるように電流1 inは電流1outより
も小さな値となり、インバータ12bのレベルシフトダ
イオード3bを流れる電流、すなわち、電流1inの減
少によりレベルシフトダイオード3bの電極間容量の充
放電に要する時間Δtは前記0式に従って減少する。こ
の場合、反転論理回路6aの出力電流1outをバイパ
ス手段15aによりバイパスすることでインバータ12
aの入力電流1inを減少させているので、論理回路1
1としての消費電力はバイパス手段15aを設けていな
い場合と同一である。したがって、消費電力を増加させ
ることなくインバータ12aからインバータ12bに流
入する電流を減少させることができ、しヘルシフトダイ
オード3bの電極間容量の充放電時間が減少して論理回
路11の高速化を図ることができる。
り明らかであるように電流1 inは電流1outより
も小さな値となり、インバータ12bのレベルシフトダ
イオード3bを流れる電流、すなわち、電流1inの減
少によりレベルシフトダイオード3bの電極間容量の充
放電に要する時間Δtは前記0式に従って減少する。こ
の場合、反転論理回路6aの出力電流1outをバイパ
ス手段15aによりバイパスすることでインバータ12
aの入力電流1inを減少させているので、論理回路1
1としての消費電力はバイパス手段15aを設けていな
い場合と同一である。したがって、消費電力を増加させ
ることなくインバータ12aからインバータ12bに流
入する電流を減少させることができ、しヘルシフトダイ
オード3bの電極間容量の充放電時間が減少して論理回
路11の高速化を図ることができる。
また、電流finの減少に伴いドライ八FET7bのゲ
ート電流が減少することは明らかであり、エレクトロマ
イグレーションの発生傾度を低いものとすることができ
、信頼性を高めることができる。
ート電流が減少することは明らかであり、エレクトロマ
イグレーションの発生傾度を低いものとすることができ
、信頼性を高めることができる。
さらに、バイパス手段15aによりインバータ12aの
Hレベル出力が各ダイオード13a14aの順方向降下
電圧にクランプされることから電源ライン■。0の電位
が変動することがあっても、インバータ12aのHレベ
ル出力は該変動の影響をほとんど受けることがなく、電
源電圧に対するHレベル出力の依存度を減少させること
ができる。
Hレベル出力が各ダイオード13a14aの順方向降下
電圧にクランプされることから電源ライン■。0の電位
が変動することがあっても、インバータ12aのHレベ
ル出力は該変動の影響をほとんど受けることがなく、電
源電圧に対するHレベル出力の依存度を減少させること
ができる。
一方、インバータ12aの出力がLレベルであるときは
該出力レベルがほぼ電源電圧Vssの電位に一致するこ
とからバイパス手段15aの作用は発揮されず、従来と
同様の動作となる。
該出力レベルがほぼ電源電圧Vssの電位に一致するこ
とからバイパス手段15aの作用は発揮されず、従来と
同様の動作となる。
(効 果〕
本発明によ※ば、1つのスイッチング手段の出力が高電
位になると、咳高電位をクランプするとともに、該出力
から次段のスイッチング手段に流入する電流を分流して
バイパスするバイパス手段を設けているので、消費電力
を増加させることなく次段のスイッチング手段に流入す
る電流を減少させることができ、応答速度の高速化を図
ることができるとともに、信頼性の向上および電源電圧
依存性の低減を図ることができる。
位になると、咳高電位をクランプするとともに、該出力
から次段のスイッチング手段に流入する電流を分流して
バイパスするバイパス手段を設けているので、消費電力
を増加させることなく次段のスイッチング手段に流入す
る電流を減少させることができ、応答速度の高速化を図
ることができるとともに、信頼性の向上および電源電圧
依存性の低減を図ることができる。
第1図は本発明に係る論理回路の一実施例を示すその回
路図、 第2図は従来の論理回路を示すその回路図である。 1・・・・・・論理回路、 12a、12b・・・・・・インバータ(スイッチング
手段)、 15a、15b・・・・・・バイパス手段。 ・コニ 11;論理0溌 −た橙l・lダにE瀉凱味グU諮B 第1図
路図、 第2図は従来の論理回路を示すその回路図である。 1・・・・・・論理回路、 12a、12b・・・・・・インバータ(スイッチング
手段)、 15a、15b・・・・・・バイパス手段。 ・コニ 11;論理0溌 −た橙l・lダにE瀉凱味グU諮B 第1図
Claims (1)
- 【特許請求の範囲】 ショットキー障壁ゲート型の電界効果トランジスタによ
り構成され、 入力論理レベルに応じて高電位あるいは低電位を切換え
出力するスイッチング手段が少なくとも2段以上配列さ
れた論理回路において、 1つのスイッチング手段の出力が高電位であるとき、 該高電位を所定の一定値にクランプするとともに、該出
力から次段のスイッチング手段に流入する電流を分流し
て所定の定電源にバイパスするバイパス手段を設けたこ
とを特徴とする論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63054368A JPH01228219A (ja) | 1988-03-08 | 1988-03-08 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63054368A JPH01228219A (ja) | 1988-03-08 | 1988-03-08 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01228219A true JPH01228219A (ja) | 1989-09-12 |
Family
ID=12968715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63054368A Pending JPH01228219A (ja) | 1988-03-08 | 1988-03-08 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01228219A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996027252A3 (en) * | 1995-02-21 | 1997-02-06 | Advanced Micro Devices Inc | Line driver and receiver cells for ethernet applications |
CN102568402A (zh) * | 2010-12-23 | 2012-07-11 | 上海贝岭股份有限公司 | 一种电平转换使能控制电路 |
-
1988
- 1988-03-08 JP JP63054368A patent/JPH01228219A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996027252A3 (en) * | 1995-02-21 | 1997-02-06 | Advanced Micro Devices Inc | Line driver and receiver cells for ethernet applications |
US5694427A (en) * | 1995-02-21 | 1997-12-02 | Advanced Micro Devices Inc. | Pseudo-AUI line driver and receiver cells for ethernet applications |
CN102568402A (zh) * | 2010-12-23 | 2012-07-11 | 上海贝岭股份有限公司 | 一种电平转换使能控制电路 |
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