JPH01228035A - Data processor - Google Patents
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- JPH01228035A JPH01228035A JP63054369A JP5436988A JPH01228035A JP H01228035 A JPH01228035 A JP H01228035A JP 63054369 A JP63054369 A JP 63054369A JP 5436988 A JP5436988 A JP 5436988A JP H01228035 A JPH01228035 A JP H01228035A
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Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術 （第３〜７図）発明が解決しよ
うとする問題点
問題点を解決するための手段
作用
実施例
本願発明の一実施例（第１．２図）
発明の効果
〔概 要〕
階層化されたメモリ系を有するデータ処理装置に関し、
外部キャッシュへのアクセス競合を回避し、しかも、階
層化された各メモリ内容の一貫性問題を解決しながらシ
ステム性能の向上を図ることを目的とし、
階層化された複数のメモリで一つの系を構成し、最下層
のメモリの内容を逐次最上層のメモリへと転送し、最上
層のメモリの内容を各種処理の結果で書き換え、書き換
えられた内容を最下層のメモリに反映させるメモリ系と
、他系からのデータ入力を検知する検知手段と、前記他
系からのデータの入力があったとき、最下層のメモリを
除く各メモリの内容に該データ入力を反映させて、最下
層のメモリと各メモリの内容の一致をとる一致手段と、
を備えて構成している。[Detailed Description of the Invention] [Table of Contents] Overview Industrial Field of Application Prior Art (Figures 3 to 7) Problems to be Solved by the Invention Means for Solving the Problems Examples of Actions of the Present Invention Embodiment (Fig. 1.2) Effects of the invention [Summary] Regarding a data processing device having a hierarchical memory system, it is possible to avoid conflicting access to an external cache and to maintain consistency of the contents of each hierarchical memory. The purpose of this system is to improve system performance while solving performance problems.The system consists of multiple hierarchical memories, and the contents of the lowest layer of memory are sequentially transferred to the highest layer of memory. A memory system that rewrites the contents of the upper layer memory with the results of various processes and reflects the rewritten contents in the lowest layer memory, a detection means that detects data input from another system, and input of data from the other system. When there is a match, the data input is reflected in the contents of each memory except the lowest layer memory to match the contents of the lowest layer memory and each memory;
It is configured with the following.
本発明は、階層化されたメモリ系を有するデータ処理装
置に関し、特に、外部キャッシュへのアクセス競合を回
避するとともに、内部キヤ・７シユ、外部キャッシュお
よび主記憶を含むメモリ系の一貫性問題の解決を意図し
たデータ処理装置に関する。The present invention relates to a data processing device having a hierarchical memory system, and in particular, to avoid conflicting accesses to external caches, and to solve consistency problems in memory systems including internal caches, external caches, and main memory. The present invention relates to a data processing device intended to solve the problem.
近時、半導体技術の向上によるＬＳＩの高集積化に伴っ
て、マイクロプロセッサ等の比較的に小型のデータ処理
装置にも高度な各種制御技術が採用されるに至り、−段
と高速化、高性能化が進みつつある。各種制御技術のな
かでもバッファリングは、主記憶のアクセス時間の制約
を受けないといった特長から、高速化を目ざすデータ処
理装置に広く使用されており、近年ではマイクロプロセ
ッサにも内ｊ武されるようになってきた。In recent years, as semiconductor technology has improved and LSIs have become highly integrated, various advanced control technologies have been adopted even in relatively small data processing devices such as microprocessors, resulting in significantly faster and more sophisticated Improvements in performance are progressing. Among various control technologies, buffering is widely used in data processing equipment aiming to increase speed because it is not limited by main memory access time, and in recent years, it has also been used in microprocessors. It has become.
バッファリングは、マイクロプロセッサ等のデータ処理
装置（以下、ＣＰ Ｕという）内部にキャッシュと呼ば
れるメモリを設け、このキャッシュ内に、主記憶から取
り出した命令もしくはデータを一時的に記憶し、それ以
後のその命令もしくはデータへのアクセスを高速化して
命令実行速度の向上に大きく寄与している。Buffering involves installing a memory called a cache inside a data processing unit (hereinafter referred to as CPU) such as a microprocessor, and temporarily storing instructions or data retrieved from main memory in this cache. It speeds up access to the instructions or data and greatly contributes to improving the instruction execution speed.
とごろで、上記キャッシュの容量が大きい程、必要とす
る命令もしくはデータがキャッシュに存在する割合が高
まり、いわゆるキャッシュヒント率が改善されるが、キ
ャッシュ容量は、当該ＣＰ（）の集積度からおのずと限
界がある。因に、一般的なマイクロプロセッサの内部の
キャッシュ容量は９にハイドにとどまっている。The larger the capacity of the cache, the higher the proportion of necessary instructions or data in the cache, which improves the so-called cache hint rate, but the cache capacity naturally depends on the degree of integration of the CP(). There is a limit. Incidentally, the internal cache capacity of a typical microprocessor remains at 9.
そこで、ＣＰＵと主記憶の間に大容量の別のキャッシュ
を設けるといった、キャッシュの階層化が行われている
。以下、ＣＰ口内部のキャッシュを内部キャッシュとい
い、ＣＰｔＪ外部のキャッシュを外部キャッシュという
。Therefore, cache hierarchies are being implemented, such as providing another large-capacity cache between the CPU and main memory. Hereinafter, the cache inside the CP port will be referred to as an internal cache, and the cache outside the CPtJ will be referred to as an external cache.
第３図は、主記憶、外部キャッシュ、内部キャッシュの
順に階層化されたデータ処理装置のメモリ系を示す図で
ある。同図において、主記憶の内容は比較的大きなブロ
ック単位で外部キャッシュに取り込まれ、さらに、所定
のブロック単位で外部キャッシュから内部キャッシュへ
と取り込まれる。ＣＰＵは、内部キャッシュの内容を逐
次フェッチして実行し、実行結果に従って必要に応じて
内部キャッシュの内容を更新する。そして、更新された
内部キャッシュの内容に従って、外部キャッシュおよび
主記憶の内容を同時に更新するいわゆるストアスルーを
行ったり、あるいは、内部キャッシュにキヤノンユミス
（必要とする内容が内部キャッシュに存在しない）が発
生した時点で、外部キャッシュを更新し、また、外部キ
ャッシュにキャッシュミスが発生した時点で、主記憶を
更新するいわゆるスト７パソクを行ったりして、メモリ
系の内容の一貫性を保証している。FIG. 3 is a diagram showing a memory system of a data processing device that is hierarchical in the order of main memory, external cache, and internal cache. In the figure, the contents of the main memory are fetched into the external cache in relatively large block units, and are then fetched from the external cache into the internal cache in predetermined block units. The CPU sequentially fetches and executes the contents of the internal cache, and updates the contents of the internal cache as necessary according to the execution results. Then, the contents of the external cache and main memory are simultaneously updated according to the updated contents of the internal cache, so-called store-through, or if the internal cache contains a Canon Yumis (the required contents do not exist in the internal cache). When a cache miss occurs, the external cache is updated, and when a cache miss occurs in the external cache, the main memory is updated to ensure the consistency of the memory system contents. There is.
ところで、主記憶へのアクセスは、上述の内・外部キャ
ッシュを介して行われる場合のほかに、例えば、第４図
に示すようにＤ Ｍ Ａ Ｃ（Ｄｉｒｅｃｔ Ｍｅｍｏ
ｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｅｒ）を介して直
接行われる場合がある。この場合、ＤＭＡＣによゲでＭ
き込みが行われた主記憶の内容が、既に上述の内・外部
キャッシュにバッファリングされていたときは、内・外
部キャッシュと主記憶の内容が一致しなくなるといった
いわゆる一貫性問題が発生ずる。Incidentally, in addition to accessing the main memory via the internal and external caches described above, for example, as shown in FIG.
ry Access Controller). In this case, M
If the contents of the main memory that have been written have already been buffered in the above-mentioned internal and external caches, a so-called consistency problem occurs in which the contents of the internal and external caches and the main memory do not match.
このため、第５図に示すように、ＤＭＡＣから主記憶に
書き込みが発生したとき、書き込みデータのアドレスを
モニターして、当該アドレスのテ゛−タが外部キャッシ
ュに存在する場合、外部キャッシュの内容を無効化する
いねるインバリデーションが行われるが、このインバリ
デーションは外部キャッシュのみに対して行われるのが
一般的であり、したがって、内部キャッシュと主記憶と
の一貫性問題は依然として解決されない。Therefore, as shown in Figure 5, when a write occurs from the DMAC to the main memory, the address of the write data is monitored, and if the data at the address exists in the external cache, the contents of the external cache are Invalidation is performed, but this invalidation is generally performed only on the external cache, so the consistency problem between the internal cache and main memory remains unsolved.
また、第６図に示すように複数のＣＰＵで、一つの主記
憶を共有するいわゆるマルチプロセッサシステムにあっ
ても、インバリデーションが内部キャッシュまで遡行し
て行われないため、同様に一貫性問題が発生する。Furthermore, even in a so-called multiprocessor system in which multiple CPUs share a single main memory, as shown in Figure 6, the same consistency problem occurs because invalidation is not performed retroactively to the internal cache. Occur.
このような理由により、従来からマルチプロセッサシス
テム等で、多層化したメモリ系を使用する場合、第７図
に示すように、外部キャッシュと主記憶を含めた記憶部
を複数のＣＰＵで共有化することが一般的な方法として
行われていた。For this reason, when using a multi-layered memory system in a multiprocessor system, etc., the storage section including the external cache and main memory has traditionally been shared by multiple CPUs, as shown in Figure 7. This was a common practice.
しかしながら、このような外部キャッシュを共有化した
ものにあっては、外部キャッシュへのアクセスが複数の
ＣＰＵ間で競合し、システムの性能が上がらないといっ
た問題点があった。特に、ＣＰｔＪＯ数が増した場合で
は、アクセス競合が頻繁に起こり、上記問題点の影響は
大きい。However, such a system in which the external cache is shared has a problem in that multiple CPUs compete for access to the external cache, and the performance of the system is not improved. In particular, when the number of CPtJOs increases, access contention frequently occurs, and the above problem has a large impact.
本発明は、このような問題点に鑑みてなされたもので、
外部キャッシュの共有化をやめて外部キャッシュへのア
クセス競合を回避し、しかも、階層化された各メモリ内
容の一貫性問題を解決しながらシステム性能の向上を図
ることを目的としている。The present invention was made in view of these problems, and
The purpose is to stop sharing external caches, avoid conflicting accesses to external caches, and improve system performance while solving the problem of consistency in the contents of each layered memory.
本発明では、上記目的を達成するために、階層化された
複数のメモリで一つの系を構成し、最下層のメモリの内
容を逐次最上層のメモリへと転送し、最上層のメモリの
内容を各種処理の結果で書き換え、書き換えられた内容
を最下層のメモリに反映させるメモリ系と、他系からの
データ入力を検知する検知手段と、前記他系からのデー
タの入力があったとき、最下層のメモリを除く各メモリ
の内容に該データ入力を反映させて、最下層のメモリと
各メモリの内容の一致をとる一致手段と、を備えて構成
している。In order to achieve the above object, the present invention configures one system with a plurality of hierarchical memories, sequentially transfers the contents of the lowest layer memory to the highest layer memory, and a memory system that rewrites the data with the results of various processes and reflects the rewritten content in the lowest layer memory, a detection means that detects data input from another system, and when data is input from the other system, The apparatus includes matching means for reflecting the data input on the contents of each memory except the lowest layer memory and matching the contents of the lowest layer memory and each memory.
本発明では、階層化された最下層のメモリ （主記憶）
のみが他の系と共有化され、また、他の系から最下層の
メモリへのデータ入力があった場合、階層化された各メ
モリの内容が更新される。In the present invention, the memory at the lowest level of the hierarchy (main memory)
Only one memory is shared with other systems, and when data is input from another system to the lowest layer memory, the contents of each hierarchical memory are updated.
したがって、主記憶の上層側に位置する外部キャッシュ
が共有化されないので、アクセス競合が回避されてシス
テム性能の向上が図られ、しかも、最下層メモリの内容
が書き換えられたときは、各メモリの内容も更新される
ので、一貫性問題の解決が図られる。Therefore, since the external cache located in the upper layer of main memory is not shared, access conflicts are avoided and system performance is improved. Moreover, when the contents of the lowest layer memory are rewritten, the contents of each memory is also updated, which helps resolve consistency issues.
以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be explained based on the drawings.
第１．２図は、本発明に係るデータ処理装置の一実施例
を示す図であり、二つのＣＰＵで主記憶を共有するマル
チプロセッサシステムに適用した例である。FIG. 1.2 is a diagram showing an embodiment of the data processing device according to the present invention, and is an example applied to a multiprocessor system in which two CPUs share a main memory.
まず、第１図に示す本実施例の基本的な構成図に従って
説明する。First, a description will be given according to the basic configuration diagram of this embodiment shown in FIG.
本実施例では、第１のＣＰＵＩに内蔵された第１の内部
キャッシュ２と、ＣＰＵＩの外部に設けられ、第１のチ
ップバス３を介して第１の内部キャッシュ２に接続され
た第１の外部キャッシュ４と、システムバス５を介して
第１の外部キャッシュ４に接続された主記憶６と、から
なる第１のメモリ系７を備え、また、第１のメモリ系７
の主記憶６は第２のメモリ系８と共有されており、第２
のメモリ系８は、上記主記憶６と、システムバス５を介
して主記憶６に接続された第２の外部キャッシュ９と、
第２のＣＰＵｌ０に内蔵された第１の内部キャッシュ１
１と、を備えている。なお、第１の内部キャッシュ１１
および第２の外部キャッシュ９間は、第２のチップバス
１２で接続されている。In this embodiment, a first internal cache 2 is built into a first CPU, and a first internal cache 2 is provided outside the CPU and is connected to the first internal cache 2 via a first chip bus 3. The first memory system 7 includes an external cache 4 and a main memory 6 connected to the first external cache 4 via a system bus 5.
The main memory 6 of the is shared with the second memory system 8, and the second
The memory system 8 includes the main memory 6, a second external cache 9 connected to the main memory 6 via the system bus 5,
First internal cache 1 built into second CPUl0
1. Note that the first internal cache 11
and the second external cache 9 are connected by a second chip bus 12.
すなわち、上記主記憶６、第１の外部キャッシュ４、第
１の内部キャッシュ２は階層化されており、これらの複
数のメモリで一つの系（第１のメモリ系７）を構成して
いる。また、第１の内部キャッシュ２は最上層のメモリ
として機能し、主記憶６は最下層のメモリとして機能す
るとともに、主記憶６は他の系としての第２のメモリ系
８と共有関係にある。That is, the main memory 6, the first external cache 4, and the first internal cache 2 are hierarchically arranged, and these plural memories constitute one system (first memory system 7). Further, the first internal cache 2 functions as the top layer memory, the main memory 6 functions as the bottom layer memory, and the main memory 6 is in a shared relationship with a second memory system 8 as another system. .
主記憶６の内容は、システムバス５を介して所定のブロ
ック単位で第１の外部キヤ・７シユ４に転送され、また
、第１の外部キャッシュ４の内容は、第１のチップバス
３を介して上記ブロック単位よりも小さなブロック単位
で第１の内部キャッシュ２に転送される。そして、第１
の内部キャッシュ２の内容はＣＰＬｌｌによりフェッチ
され、各種処理を施された後、例えば内容の更新が行わ
れる。The contents of the main memory 6 are transferred to the first external cache 4 in predetermined block units via the system bus 5, and the contents of the first external cache 4 are transferred to the first external cache 4 via the first chip bus 3. The data is transferred to the first internal cache 2 in block units smaller than the above-mentioned block units. And the first
The contents of the internal cache 2 are fetched by CPLll, subjected to various processing, and then, for example, the contents are updated.
更新された第１の内部キャッシュ２の内容は、前述のス
トアスルーやストアパック、あるいはこれらと類似の方
法によって第１の外部キャッシュ４および主記憶６に反
映され、第１の外部キャッシュ４および主記憶６の該当
する内容が書き換えられて第１の内部キャッシュ２、第
１の外部キャッシュ４、主記憶６の内容の一貫性が保た
れるようになっている。The updated contents of the first internal cache 2 are reflected in the first external cache 4 and the main memory 6 by the above-mentioned store through, store pack, or a similar method, and are stored in the first external cache 4 and the main memory 6. The corresponding contents of the memory 6 are rewritten so that the consistency of the contents of the first internal cache 2, first external cache 4, and main memory 6 is maintained.
ところで、第２のメモリ系８の第２の外部キャッシュ９
から上記ｉｆｆ ６へデータの３き込みが発生した場合
、この書き込まれた領域が既に第１の外部キャッシュ４
や第１の内部キャッシュ２にバッファリングされていた
とすると、この場合、一貫性が保たれない。By the way, the second external cache 9 of the second memory system 8
If data is written from 3 to if 6 above, this written area has already been written to the first external cache 4.
or buffered in the first internal cache 2, consistency would not be maintained in this case.
そごで本実施例では、第１の外部キャッシュ４に検知手
段とし′Ｃの機能を持たせるとともに、第１の外部キヤ
・７ンユ４および第１の内部キヤ・ッシュ２の双方に−
ｎ丁４段としての機能を持たせている。Therefore, in this embodiment, the first external cache 4 is provided with the function of 'C' as a detection means, and both the first external cache 4 and the first internal cache 2 are provided with -
It has the function of a 4-stage n-double.
すなわち、第１の外部キャッシュ４はシステムハス５を
モニタし、このシステムハス５を介して他の系から主記
憶６への書き込みが行われた場合は、これを検知して第
１の外部キャッシュ４の該当する内容をインバリデーシ
ョンし、さらにインバリデーションを行ったことを第１
の内部キヤ。That is, the first external cache 4 monitors the system hash 5, and when a write is performed from another system to the main memory 6 via this system hash 5, this is detected and the first external cache 4. Invalidate the applicable content and further invalidate it.
internal gear.
シュ２に通知する。第１の内部キャッシュ２はこの通知
に従って内容を点検し、該当する内容が存在する場合に
はその内容をインバリデーションする。その後、ＣＰＵ
Ｉによって第１の内部キャッシュ２に対するフェッチが
行われると、当然のことながら、キャッジユングミス（
ミスヒツト）が発生し、該当する内容が主記憶６から順
次第１の外部キャッシュ４および第１の内部キャッシュ
２へと転送され、その結果、第１の内部キャッシュ２、
第１の外部キャッシュ４、主記憶６の内容が一致する。Notify Shu 2. The first internal cache 2 checks the contents according to this notification, and invalidates the contents if the corresponding contents exist. After that, the CPU
Naturally, when I performs a fetch to the first internal cache 2, a catch Jung miss (
A mishit) occurs, and the corresponding contents are sequentially transferred from the main memory 6 to the first external cache 4 and the first internal cache 2, and as a result, the first internal cache 2,
The contents of the first external cache 4 and the main memory 6 match.
このように、他の系から主記憶６へのデータの書き込み
が発生した場合には、階層化された最下層のメモリ （
主記憶６）を除く、第１の外部キャッシュ４、第１の内
部キャッシュ２の内容に上記データを反映させることが
でき、最下層のメモリと各メモリの内容との一致をとっ
て一貫性を保証することができる。したがって、第１の
外部キャッシュ４は、その系の専用とすることができる
ので、この第１の外部キャッシュ４へのアクセス競合を
回避することができ、システム性能の向上を図ることが
できる。In this way, when data is written to the main memory 6 from another system, the memory in the lowest layer of the hierarchy (
The above data can be reflected in the contents of the first external cache 4 and the first internal cache 2, excluding the main memory 6), and the contents of the lowest layer memory and each memory are matched to ensure consistency. can be guaranteed. Therefore, since the first external cache 4 can be dedicated to that system, contention for access to the first external cache 4 can be avoided, and system performance can be improved.
第２図は本実施例の具体的な構成を示す図であり、主記
憶を除く一つのメモリ系を具体的に示す図である。FIG. 2 is a diagram showing a specific configuration of this embodiment, specifically showing one memory system excluding the main memory.
第２図において、２０はデータプロセッサ等のＣＰ Ｕ
、２１は外部キャッシュ部であり、これらＣＰｔＪ２０
および外部キャッシュ部２１の間は、チップハス２２で
接続されている。なお、チップハス２２は後述のシステ
ムハス２３と同様に、各種制御信号を伝達するコントロ
ールハス、アドレス信号を伝達するアドレスバス、デー
タを伝達するデータバスを有している。In FIG. 2, 20 is a CPU such as a data processor.
, 21 are external cache units, and these CPtJ20
and the external cache unit 21 are connected by a chip hash 22. Note that, like the system lotus 23 described later, the chip lotus 22 has a control lotus for transmitting various control signals, an address bus for transmitting address signals, and a data bus for transmitting data.
ＣＩ）Ｕ３Ｏは、命令制御ユニット２０ａ、実行ユニッ
ト２０ ｂ、内部キャッシュ２０ｃ、内部キャッシュ制
御ユニット２０ ｄおよびチップバス制御ユニット２０
ｃを含んで構成され、各構成部の間は、図中点線で示す
コントロール線および大実線で示すアドレス／データ線
で接続されている。CI) U3O includes an instruction control unit 20a, an execution unit 20b, an internal cache 20c, an internal cache control unit 20d, and a chip bus control unit 20.
Each component is connected by a control line indicated by a dotted line and an address/data line indicated by a large solid line in the figure.
命令制御ユニソｌ−２０３は、図示しない命令キューお
よび命令デコーダを含み、内部キャッシュ２０Ｃから命
令コードをフェッチして命令キューに入れ、命令コード
を命令デコーダに供給してデコードし、デコード結果を
実行ユニット２０ｂに通知する。なお、命令制御ユニッ
ト２０ａは、命令の流れを制御する。The instruction control unit 1-203 includes an instruction queue and an instruction decoder (not shown), fetches an instruction code from the internal cache 20C, puts it in the instruction queue, supplies the instruction code to the instruction decoder for decoding, and sends the decoded result to the execution unit. 20b. Note that the command control unit 20a controls the flow of commands.
実行ユニット２０ｂは図示しない論理演算ユニットやレ
ジスタ群を含み、命令制御ユニット２０ａからの通知に
従って、データ転送、論理演算、算術演算などを実行す
る。なお、これらの実行は、レジスタ群に格納されたオ
ペランドや内部キャッシュ２０ｃからアクセスされたオ
ペランドに対して行われる。The execution unit 20b includes a logical operation unit and a register group (not shown), and executes data transfer, logical operations, arithmetic operations, etc. in accordance with notifications from the instruction control unit 20a. Note that these executions are performed on operands stored in the register group and operands accessed from the internal cache 20c.
内部キャッシュ２０ｃは、例えば、ストアスルー方式で
、ブロックサイズが１６バイト、２ウエイセツトアソシ
エイテイブ型、入れ替えアルゴリズムはＬ ＲＵ （Ｌ
ｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）で、キャッシ
ュ容量ＩＫバイトが用いられる。また、ＩＫバイトのキ
ャッシュ容量は、図示しないキャッシュＲＡＭとＴＡＧ
ＲＡＭの容量からなり、キャッシュＲＡＭは、主記憶か
ら転送されてきたデータをブロック単位で格納し、ＴＡ
ＧＲＡＭは、キャッシュＲＡＭに格納されているブロッ
クのアドレスを記憶している。The internal cache 20c is, for example, of the store-through type, has a block size of 16 bytes, is a two-way set associative type, and has a replacement algorithm of LRU (L
east Recently Used), the cache capacity IK bytes is used. In addition, the cache capacity of IK bytes is determined by the cache RAM and TAG (not shown).
The cache RAM consists of the capacity of RAM, and the cache RAM stores data transferred from the main memory in blocks.
GRAM stores addresses of blocks stored in cache RAM.
内部キャッシュ制御ユニット２０ｄは、命令制御ユニッ
ト２０ ａからの命令コード要求や、実行ユニット２０
ｂからのオペランドアクセス要求を受けると、内部キャ
ッシュ２０ｃのＴＡＧＲＡＭを検索し、アクセス対象が
キャッシュＲＡＭに存在するかくキャッシュヒント）、
否か（キャッシュミスヒツト）を調べる０例えば、キャ
ッシュＲＡＭからデータを読みだすキャッシュリードの
場合にキャッシュヒントすると、キャッシュＲＡＭから
アクセス対象が読み出され、要求元（命令制御ユニット
２０ａあるいは実行ユニット２０ｂ）に送られる。The internal cache control unit 20d receives instruction code requests from the instruction control unit 20a and the execution unit 20a.
When an operand access request is received from b, the TAGRAM of the internal cache 20c is searched, and if the access target exists in the cache RAM (cache hint),
Check whether there is a cache miss (cache miss) 0 For example, if a cache hint is given in the case of a cache read that reads data from the cache RAM, the access target will be read from the cache RAM and the request source (instruction control unit 20a or execution unit 20b) sent to.
また、キャッシュミスすると、後述の外部キャッシュ部
２１からアクセス対象を含むブロックを読み込み、いわ
ゆるムーブインを行う、このムーブインは、ブロック単
位（すわなち、本実施例では１６バイト）で行われ、具
体的には、内部キャッシュ制御ユニット２０ ｄからの
ムーブイン要求の制御信号と内部キャッシュ２０ｃから
のムーブイン要求のブロックアドレスとがチップバス制
御ユニット２０ｅに送出されると、これに応答して外部
キャッシュ部２１からデータがムーブインされ、ムーブ
インされたデータは、チップバス制御ユニット２０ｅか
らアドレス／データ線を介して内部キャッシュ２０Ｃに
取り込まれ、データはキャッシュＲＡＭに、データのブ
ロックアドレスは、ＴＡＧＲＡＭにそれぞれ格納される
。In addition, when a cache miss occurs, a block containing the access target is read from the external cache unit 21 (described later) and a so-called move-in is performed. This move-in is performed in block units (that is, 16 bytes in this embodiment), When the control signal for the move-in request from the internal cache control unit 20d and the block address for the move-in request from the internal cache 20c are sent to the chip bus control unit 20e, in response, the control signal for the move-in request from the internal cache control unit 20d is sent to the chip bus control unit 20e. The data is moved in, and the moved-in data is taken into the internal cache 20C from the chip bus control unit 20e via the address/data line, and the data is stored in the cache RAM and the block address of the data is stored in the TAGRAM.
なお、内部キャッシュ２０ｃは、２ウエイセツトアソシ
エイテイプ型であるから、ムーブインされたデータを２
ウエイの何れのセントに格納するかを決定しなければな
らない。この決定は、内部キャッシュ２０ｃに設けられ
た図示しないＬＲＵ制御回路が受けもち、最近アクセス
されていない方のウェイが選択されるようになっている
。そして、選択されたウェイに新たなデータが格納され
ると、それまで格納されていたデータは消去される。Note that the internal cache 20c is a two-way set associative type, so the moved-in data is stored in two ways.
You must decide in which cent of the way to store it. This determination is made by an LRU control circuit (not shown) provided in the internal cache 20c, and the way that has not been accessed recently is selected. Then, when new data is stored in the selected way, the data stored up to that point is erased.
一方、キャッシュＲＡＭにデータを書き込むキャッシュ
ライトの場合には、キャツシュヒツトすると、実行ユニ
ット２０ｂからの書き込みデータをキャッシュＲＡＭの
対応する部分に書き込む、なお、本実施例ではストアス
ル一方式を用いているから、上記書き込みデータはチッ
プバス制御ユニット２０ｅを介してチップバス２２上に
書き出され、後述の外部キャッシュ部２１や主記憶のデ
ータ内容の更新に使用される。On the other hand, in the case of a cache write in which data is written to the cache RAM, when the cache is hit, the write data from the execution unit 20b is written to the corresponding part of the cache RAM. Note that this embodiment uses a store-through method. The write data is written onto the chip bus 22 via the chip bus control unit 20e, and is used to update the data contents of the external cache section 21 and main memory, which will be described later.
チップバス制御ユニット２０ｅは、内部キャッシュ制御
ユニット２０ｄからのムーブイン要求などのり−ド／ラ
イト要求信号および内部キャッシュ２０Ｃからのアドレ
ス信号などに従って、チップバス２２のアクセスを司る
。The chip bus control unit 20e controls access to the chip bus 22 according to a read/write request signal such as a move-in request from the internal cache control unit 20d and an address signal from the internal cache 20C.
また、チップバス制御ユニット２０ｅは、自分以外の何
者かがチップバス２２に対してデータの書き込みを行っ
た場合、これを検出してその旨を内部キャッシュ制御ユ
ニット２０ｄおよび内部キャッシュ２０ｃに通知する。Furthermore, when someone other than itself writes data to the chip bus 22, the chip bus control unit 20e detects this and notifies the internal cache control unit 20d and the internal cache 20c to that effect.
内部キャッシュ制御ユニット２０ｄおよび内部キャッシ
ュ２０ｃでは、この通知に基づいてＴＡＧＲＡＭを検索
し、該当するデータが存在する場合、そのデータを含む
ブロックをインバリデーシランする。なお、詳細には後
述するが、外部キャッシュ部２１に格納されたデータが
、主記憶データ変更の反映を受けてインバリデーション
された場合、外部キャッシュ部２１からチップバス２２
に疑似的にデータが書き出されるようになっている。し
たがって、チップバス２２に書き出されたアドレスを検
出することで、外部キャッシュ部２１のインバリデーシ
ョンに合わせて内部キャッシュ２Ｏｃ内のデータをもイ
ンバリデーションすることができる。The internal cache control unit 20d and the internal cache 20c search the TAGRAM based on this notification, and if the corresponding data exists, invalidate the block containing the data. As will be described in detail later, when the data stored in the external cache unit 21 is invalidated after reflecting a main memory data change, the data stored in the external cache unit 21 is transferred from the external cache unit 21 to the chip bus 22.
Data is written out in a pseudo manner. Therefore, by detecting the address written to the chip bus 22, the data in the internal cache 2Oc can also be invalidated in accordance with the invalidation of the external cache unit 21.
外部キャッシュ部２１は、デツプバス制御ユニット２０
ａ、外部キャッシュ制御ユニソＢｌｂ、外部キャッシュ
２１Ｃおよびシステムハス制御ユニット２１ｄを含んで
構成され、各構成部の間は、図中点線で示すコントロー
ル線および太線で示すアドレス／データ線で接続されて
いる。The external cache section 21 is connected to the deep bus control unit 20.
a. Consists of an external cache control unit Blb, an external cache 21C, and a system control unit 21d, and each component is connected by a control line indicated by a dotted line and an address/data line indicated by a thick line in the figure. .
チップバス制御ユニット２１ａは、外部キャッシュ制御
ユニット２１ｂからの制御信号を受けてチップバス２２
のアクセスを司り、外部キャッシュ２１Ｃ内のデータを
チップバス２２上にＳき出したり、また、ＣＰＵ２０の
チップバス制御ユニット２０ｅによってチップバス２２
上に書き出されたデータを取り込んで外部キャッシュ２
１ｃに転送する。The chip bus control unit 21a receives the control signal from the external cache control unit 21b and controls the chip bus 22.
It also controls access to the chip bus 22 by the chip bus control unit 20e of the CPU 20, and outputs data in the external cache 21C onto the chip bus 22.
Import the data written above to external cache 2
Transfer to 1c.
外部キャッシュ制御ユニット２１ｂは、チップバス制御
ユニット２１ａおよびシステムバス制御ユニット２１ｄ
に対してリード／ライト要求のための制御（８号を送出
するとともに、システムバス制御ユニ、ト２１ｄから通
知された後述のアドレスモニター信号を受け、外部キャ
ッシュ２１ｃ内に該当するデータが存在するか否かを調
べる。The external cache control unit 21b includes a chip bus control unit 21a and a system bus control unit 21d.
At the same time, the system bus control unit 21d receives an address monitor signal, which will be described later, and checks whether the corresponding data exists in the external cache 21c. Find out whether or not.
外部キャッシュ２１ｃは、図示しないキャッシュＲＡ
ＭおよびＴ Ａ Ｇ ＲＡ Ｍを含んで構成され、例え
ば、ストアスル一方式で、ブロックサイズ３２バイト、
４ウエイセソトアソシエイテイブ型のＬＲＵが用いられ
る。なお、キヤ・７シユＲＡＭおよび′Ｙ″ＡＧＲＡＭ
の容量からなるキャッシュ容量は、２５６にハイドの大
容量のものを有している。外部キャッシュ２１ｃは、シ
ステムハス制御ユニット２１ｄを介して主記憶からムー
ブインされたデータを、キャッシュＲＡＭに格納すると
ともに、該データのブロックアドレスを’Ｔ” Ａ Ｃ
ＲＡ Ｍに登録する。The external cache 21c is a cache RA (not shown).
For example, the block size is 32 bytes in one storage type,
A 4-way seso-associative type LRU is used. In addition, Kya 7 SHRAM and 'Y''AGRAM
The cache capacity consists of a capacity of 256, which has a large capacity of Hyde. The external cache 21c stores data moved in from the main memory via the system control unit 21d in the cache RAM, and sets the block address of the data to 'T' A C
Register in RAM.
また、チップハス制御ユニット２１ａを介してチップバ
ス２２から取り込まれたデータを対応するキャッシュＲ
ＡＭに書き込み内容を更新する。Also, the data fetched from the chip bus 22 via the chip bus control unit 21a is transferred to the corresponding cache R.
Update the content written to AM.
さらに、前記システムバス上で書き込みが行われた旨を
ＣＰＵ２０に通知することが行われる。具体的には、例
えば、チップバス制御ユニット２１ａによってチップバ
ス２２のマスク権を獲得し、チップバス２２上であたか
も書き込み動作が行われたようにチップバス２２のコン
トロールバスを操作スる。Furthermore, the CPU 20 is notified that writing has been performed on the system bus. Specifically, for example, the chip bus control unit 21a acquires the right to mask the chip bus 22, and operates the control bus of the chip bus 22 as if a write operation was performed on the chip bus 22.
これにより、ＣＰＵ２０のチップバス制御ユニット２０
ｅは、自己以外の何者かがチップバス２２に書き込み動
作を行ったとして、内部キャッシュ２０ｃをインバリデ
ーションすることができる。なお、外部キャッシュ２１
ｃ内のデータ内容の変更に伴って、内部キャッシュ２０
ｃにインバリデーションを通知する方法は、チップバス
２２上に疑似的な書き込み動作を起こす上述の方法の他
に、例えば、専用の信号線を介してインバリデーション
の通知を行ってもよいし、あるいは、インバリデーショ
ン専用のチップバスアクセスがあってもよい。As a result, the chip bus control unit 20 of the CPU 20
e can invalidate the internal cache 20c on the assumption that someone other than itself has performed a write operation on the chip bus 22. In addition, the external cache 21
As the data contents in c change, the internal cache 20
In addition to the above-mentioned method of causing a pseudo write operation on the chip bus 22, the method of notifying invalidation to c may include, for example, notifying invalidation via a dedicated signal line, or , there may be chip bus access dedicated to invalidation.
システムバス制御ユニット２１ｄは外部キャッシュ２１
Ｃ以外の図示しないユニットが、主記憶に対するＳき込
みを行わないか、システムバス２３のアドレスバスをモ
ニターしており、アドレスモニターの結果が、外部キャ
ッシュ２ＩＣのＴ Ａ Ｇ ＲＡ Ｍでキャッシュヒン
トした場合、外部キャッシュ２１Ｃ内の当該ブロックを
インバリデーションする。The system bus control unit 21d is an external cache 21
A unit (not shown) other than C is monitoring the address bus of the system bus 23 to see if it performs S writes to the main memory, and the result of the address monitor is a cache hint in the TAG RAM of the external cache 2 IC. If so, the block in the external cache 21C is invalidated.
このような構成によれば、例えば、システムバス２３に
接続された図示しない主記憶に、自系以外の他の系から
Ｖき込みが行われた場合、システムバス制？１１１ユニ
ソＢｉｄによるアドレスモニターによって外部キャッシ
ュ２ＩＣの内容が検索され、該当するブロックアドレス
が存在するとき、当該ブロックはインバリデーションさ
れる。さらに、このインバリデーションはＣＰＵ２０に
も通知され、外部キャッシュ２１Ｃの内容が検索されて
該当するブロックアドレスが存在すると、当該ブロック
もインバリデーションされる。すなわち、主記憶の内容
が変化すると、これに件って、外部キャッシュ２１Ｃお
よび内部キャッシュ２０Ｃの内容が共にインバリデーシ
ョンされ、その後、命令制御ユニソト２０ａからのフェ
ッチによって内部キャッシュ２０Ｃにキャッシュミスが
発生すると、主記憶から外部キャッシュ２１ｃおよび内
部キャッシュ２０ｃへと順次ムーブインされる。その結
果、ムーブイン完了の時点で階層化された主記憶、外部
キャッシュ２１ｃおよび内部キャッシュ２０ｃの内容の
一致が図られ、一貫性が保証される。したがって、外部
キャッシュ２１ｃを系の専用とすることができ、アクセ
ス競合を回避してシステムの高性能化を図ることができ
る。According to such a configuration, for example, when a V input is performed to the main memory (not shown) connected to the system bus 23 from a system other than the own system, the system bus system? The contents of the external cache 2IC are searched by the address monitor using the 111 Uniso Bid, and when a corresponding block address exists, the block is invalidated. Furthermore, this invalidation is also notified to the CPU 20, and if the contents of the external cache 21C are searched and a corresponding block address is found, the block is also invalidated. That is, when the contents of the main memory change, the contents of both the external cache 21C and the internal cache 20C are invalidated, and thereafter, if a cache miss occurs in the internal cache 20C due to a fetch from the instruction control unit 20a. , are sequentially moved in from the main memory to the external cache 21c and the internal cache 20c. As a result, upon completion of the move-in, the contents of the hierarchical main memory, external cache 21c, and internal cache 20c are matched, and consistency is guaranteed. Therefore, the external cache 21c can be dedicated to the system, and access conflicts can be avoided to improve the performance of the system.
なお、上述した外部キャッシュ２１からＣＰＵ２０への
インバリデーション通知の例は、外部キャッシュ２１ｃ
と内部キャッシュ２０ｃのブロックサイズが等しいもの
として扱ったが、実際には外部キャッシュ２１ｃと内部
キャッシュ２０ｃのブロックサイズは異なっているので
、以下に、その場合の対処例を述べる。Note that the above-mentioned example of the invalidation notification from the external cache 21 to the CPU 20 is for the external cache 21c.
Although the block sizes of the external cache 21c and the internal cache 20c are actually different, an example of how to deal with this case will be described below.
Ｉ キ ・シェ ル
ハード的あるいはソフト的な設定により外部キャッシュ
２１がＣＰＵ２０内の内部キャッシュ２０ｃのブロック
サイズを認識しているようにする方法である。そして、
この方法では、内部キャッシュ２゜Ｃのブロックサイズ
に合わせてインバリデーション通知を複数回行う０例え
ば、内部キャッシュ２０Ｃのブロックサイズが４バイト
、外部キャッシュ２１ｃのブロックサイズが１６バイト
と仮定すると、外部キャンシュ２１からＣＰＵ２０への
インバリデーション通知は４回（１６バイト７４バイト
−４回）繰り返して行われる。この場合の４回のインバ
リデーションのアドレスは、外部キャンシュ２１ｃの１
ブロツクに相当する内部キャッシュ２０ｃの４ブロツク
分のアドレスとなる。これにより、外部キャッシュ２１
ｃの１ブロツクのインバリデーションに対応して内部キ
ャッシュ２０ｃの４ブロツクのインバリデーションが行
われる。This is a method of making the external cache 21 recognize the block size of the internal cache 20c within the CPU 20 through hardware or software settings. and,
In this method, invalidation notification is sent multiple times according to the block size of the internal cache 2°C. For example, assuming that the block size of the internal cache 20C is 4 bytes and the block size of the external cache 21c is 16 bytes, The invalidation notification from 21 to the CPU 20 is repeated four times (16 bytes 74 bytes - 4 times). In this case, the address of the four invalidations is 1 of the external cache 21c.
This is the address for four blocks in the internal cache 20c corresponding to the block. As a result, the external cache 21
Corresponding to the invalidation of one block of the internal cache 20c, four blocks of the internal cache 20c are invalidated.
１１−塵ＰＵ卸漕は４口とｔｉ尤汰
上記（１）とは逆に、ＣＰＵ２０が外部キャッシュ２１
ｃのブロックサイズを認識しているようにする方法であ
る。ＣＰＵ２０でのアドレスモニターは、アドレスモニ
ターのブロックサイズを考慮して、モニターされたアド
レスが含まれる外部キャッシュ２１ｃのブロックサイズ
に相当する部分のインバリデーションが行われる。なお
、ブロックサイズが外部キャッシュ２１からＣＰＵ２０
に適宜知らされる方法も、この（１？）ρ方法に含まれ
る。11 - There are 4 CPU storage units.Contrary to (1) above, the CPU 20 is connected to the external cache 21.
This is a method of recognizing the block size of c. Address monitoring in the CPU 20 takes into account the block size of the address monitor, and invalidates a portion corresponding to the block size of the external cache 21c that includes the monitored address. Note that the block size is from the external cache 21 to the CPU 20.
This (1?) ρ method also includes a method in which the information is appropriately notified.
このように本実施例では、外部キャッシュ２１がシステ
ムバス２３をアドレスモニターシ、主記憶への書き込み
がシステムバス２３を介して行われると、外部キャッシ
ュ２１ｃ内のブロックを検索して、該当する場合、当該
ブロックをインバリデーションするとともに、ＣＰＵ２
０ヘインバリデ一シツン通知を行い、ＣＰＵ２０はこの
通知を受けて内部キャッシュ２０ｃ内のブロックを検索
して、該当する場合、当該ブロックをインバリデージシ
ンする。As described above, in this embodiment, the external cache 21 monitors the address of the system bus 23, and when a write to the main memory is performed via the system bus 23, a block in the external cache 21c is searched, and if a corresponding block is detected, , invalidates the block, and also invalidates the block.
The CPU 20 receives this notification, searches for a block in the internal cache 20c, and invalidates the block if the block is found.
したがって、その後のムーブインにより、主記憶、外部
キャッシュ２１ｃおよび内部キャッシュ２０Ｃの内容の
一致が図られるので、階層化された各メモリ、すなわち
、主記憶、外部キャッシュ２１Ｃおよび内部キャッシュ
２０ｃの一貫性を保証できる。Therefore, by subsequent move-in, the contents of the main memory, external cache 21c, and internal cache 20C are made to match, so the consistency of each hierarchical memory, that is, the main memory, external cache 21C, and internal cache 20c, is guaranteed. can.
さらに、外部キャッシュ２１ｃを他の系と共有しなくて
もよいので、この外部キャッシュ２１ｃへのアクセス競
合を回避することができ、マルチプロセッサシステムに
おけるシステム性能の向上を図ることができる。Furthermore, since the external cache 21c does not have to be shared with other systems, contention for access to the external cache 21c can be avoided, and system performance in a multiprocessor system can be improved.
本発明によれば、階層化された最下層のメモリ（主記憶
）のみを他の系と共有化することができ、また、他の系
から最下層のメモリへのデータ入力があった場合、階層
化された各メモリの内容を更新することができる。According to the present invention, only the memory (main memory) at the lowest level of the hierarchy can be shared with other systems, and when data is input from other systems to the memory at the lowest level, The contents of each hierarchical memory can be updated.
したがって、主記憶の上層側に位置する外部キャッシュ
が他の系と共有化されないので、アクセス競合を回避す
ることができ、システム性能の向上を図ることができる
。Therefore, since the external cache located in the upper layer of the main memory is not shared with other systems, access conflicts can be avoided and system performance can be improved.
また、最下層メモリの内容が書き換えられたときは、各
メモリの内容も更新されるので、一貫性問題の解決をも
図ることができる。Further, when the contents of the lowest layer memory are rewritten, the contents of each memory are also updated, so it is possible to solve the consistency problem.
第１．２図は本発明に係るデータ処理装置の一実施例を
示す図であり、
第１図はその基本的な構成を示す図、
第２図はその具体的な構成を示す図である。
第３〜７図は従来のデータ処理装置を示す図であり、
第３図はその階層化されたメモリ系を示す図、第４図は
その他系からの書き込みがあった場合の一貫性問題を説
明するための図、
第５図はその階層化されたキャッシュにおける一貫性問
題を説明するための図、
第６図はそのマルチプロセッサシステムにおける一貫性
問題を説明するための図、
第７図はその外部キャッシュを他系と共有したメモリ系
を示す図である。
２・・・・・・第１の内部キャッシュ（最上層のメモリ
、一致手段）、
４・・・・・・第１の外部キャッシュ（検知手段、−致
手段）、
６・・・・・・主記憶（最下層のメモリ）、７・・・・
・・第１のメモリ系（一つの系）、８・・・・・・第２
のメモリ系（他の系）、２０・・・・・・ｃｐｕ （最
上層のメモリ、一致手段）、２１・・・・・・外部キャ
ッシュ部（検知手段、一致手段）。
ｈ糸 奸
◆ 讐
ｚｅキｖ７シ／、ｌＪどｇ−ｉしたシＣ巳りＭＥ示７Ｄ
第７図FIG. 1.2 is a diagram showing an embodiment of a data processing device according to the present invention, FIG. 1 is a diagram showing its basic configuration, and FIG. 2 is a diagram showing its specific configuration. . Figures 3 to 7 are diagrams showing a conventional data processing device, Figure 3 is a diagram showing its hierarchical memory system, and Figure 4 is a diagram showing consistency problems when writing from other systems. Figure 5 is a diagram to explain the consistency problem in the hierarchical cache, Figure 6 is a diagram to explain the consistency problem in the multiprocessor system, and Figure 7 is a diagram to explain the consistency problem in the multiprocessor system. FIG. 3 is a diagram showing a memory system that shares its external cache with other systems. 2...First internal cache (top layer memory, matching means), 4...First external cache (detection means, matching means), 6... Main memory (lowest layer memory), 7...
...First memory system (one system), 8...Second
memory system (other system), 20...CPU (top layer memory, matching means), 21...external cache section (detection means, matching means). h thread sleight of hand
Figure 7
Claims (1)
のメモリの内容を逐次最上層のメモリへと転送し、 最上層のメモリの内容を各種処理の結果で書き換え、 書き換えられた内容を最下層のメモリに反映させるメモ
リ系と、 他系からのデータ入力を検知する検知手段と、前記他系
からのデータの入力があったとき、最下層のメモリを除
く各メモリの内容に該データ入力を反映させて、最下層
のメモリと各メモリの内容の一致をとる一致手段と、 を備えたことを特徴とするデータ処理装置。[Claims] One system is configured by a plurality of hierarchical memories, and the contents of the memory in the lowest layer are sequentially transferred to the memory in the top layer, and the contents of the memory in the top layer are transferred as a result of various processes. A memory system that rewrites and reflects the rewritten contents to the lowest layer memory, a detection means that detects data input from other systems, and a system that removes the lowest layer memory when data is input from the other system. A data processing device comprising: matching means for reflecting the input data on the contents of each memory and matching the contents of the lowest layer memory with the contents of each memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054369A JP2552704B2 (en) | 1988-03-08 | 1988-03-08 | Data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054369A JP2552704B2 (en) | 1988-03-08 | 1988-03-08 | Data processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01228035A true JPH01228035A (en) | 1989-09-12 |
| JP2552704B2 JP2552704B2 (en) | 1996-11-13 |
Family
ID=12968747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63054369A Expired - Fee Related JP2552704B2 (en) | 1988-03-08 | 1988-03-08 | Data processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552704B2 (en) |
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1988
- 1988-03-08 JP JP63054369A patent/JP2552704B2/en not_active Expired - Fee Related
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