JPH01227193A - ドットマトリックス表示装置 - Google Patents
ドットマトリックス表示装置Info
- Publication number
- JPH01227193A JPH01227193A JP63053392A JP5339288A JPH01227193A JP H01227193 A JPH01227193 A JP H01227193A JP 63053392 A JP63053392 A JP 63053392A JP 5339288 A JP5339288 A JP 5339288A JP H01227193 A JPH01227193 A JP H01227193A
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- JP
- Japan
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- transistor
- display
- dot matrix
- circuit
- drive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 title claims abstract description 25
- 238000012360 testing method Methods 0.000 claims abstract description 13
- 239000003990 capacitor Substances 0.000 description 5
- 241000277331 Salmonidae Species 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Tests Of Electronic Circuits (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マトリックス状に配置された単位画素毎に表
示体駆動トランジスタ、書き込みトランジスタおよび読
み出しトランジスタを備え、読み出しトランジスタによ
って表示体の電位を読み出すことによりテストが行える
ようにしたドツトマトリックス表示装置に関するもので
ある。
示体駆動トランジスタ、書き込みトランジスタおよび読
み出しトランジスタを備え、読み出しトランジスタによ
って表示体の電位を読み出すことによりテストが行える
ようにしたドツトマトリックス表示装置に関するもので
ある。
ドツトマトリックス方式の表示装置のうち単位画素毎に
表示体駆動トランジスタを有する表示装置において、従
来では、各画素の良、不良を判定する方法としては、実
際に表示を行って視認による方法が一般的であった。
表示体駆動トランジスタを有する表示装置において、従
来では、各画素の良、不良を判定する方法としては、実
際に表示を行って視認による方法が一般的であった。
一方、特開昭５７−９９６８８号公報に記載された技術
における読み出しトランジスタを各画素毎に設けること
により、電気的なテストが可能となった。しかしながら
、この方法によると、各画素に駆動トランジスタの“開
”または“閉”に対応したデータを書き込み、次に駆動
トランジスタの状態を検知するために読み出しトランジ
スタを通じて外部の判定回路を駆動する時、外部との接
続線の容量や抵抗等の負荷が大きく、１画素当りの判定
に要する時間が長くなるという欠点があった。
における読み出しトランジスタを各画素毎に設けること
により、電気的なテストが可能となった。しかしながら
、この方法によると、各画素に駆動トランジスタの“開
”または“閉”に対応したデータを書き込み、次に駆動
トランジスタの状態を検知するために読み出しトランジ
スタを通じて外部の判定回路を駆動する時、外部との接
続線の容量や抵抗等の負荷が大きく、１画素当りの判定
に要する時間が長くなるという欠点があった。
そこで、本願と同一出願人は、前記欠点を解消したドツ
トマトリックス表示装置を案出し、昭和６０年７月５日
付けで既に出願している。このドツトマトリ、クス表示
装置は、第２図に示すように、マトリックス状に配置さ
れた表示体３が垂直走査回路１および水平走査回路２に
よって駆動されるものであり、各表示体３毎に書き込み
トランジスタＴｒｌ、表示体駆動トランジスタＴｒ２゜
読み出しトランジスタＴｒ３並びに入力信号蓄積容ｌＣ
ｖが設けられている。トランジスタＴｒ４は、水平走査
回路２の水平走査による列選択時にオンとなる。
トマトリックス表示装置を案出し、昭和６０年７月５日
付けで既に出願している。このドツトマトリ、クス表示
装置は、第２図に示すように、マトリックス状に配置さ
れた表示体３が垂直走査回路１および水平走査回路２に
よって駆動されるものであり、各表示体３毎に書き込み
トランジスタＴｒｌ、表示体駆動トランジスタＴｒ２゜
読み出しトランジスタＴｒ３並びに入力信号蓄積容ｌＣ
ｖが設けられている。トランジスタＴｒ４は、水平走査
回路２の水平走査による列選択時にオンとなる。
いま、例示した第ｉ行第ｊ列の画素についてテストする
場合、トランジスタＴｒ２．Ｔｒ３゜Ｔｒ４並びに制御
トランジスタＴｒ ｓｗがオンになり、これらのトラン
ジスタと負荷素子Ｒｅによってインバータ回路が形成さ
れる。この際、回路が正常であれば、入力信号蓄積容量
Ｃ■に蓄積された信号に応じて端子Ｔ′の電位が定まる
。このようにして決定された端子Ｔ′の電位の高、低を
判定回路１ｎｖにより判定し、この判定の結果を出力制
御トランジスタＴ ｒ ｏ ｕ ｔを通して出力する。
場合、トランジスタＴｒ２．Ｔｒ３゜Ｔｒ４並びに制御
トランジスタＴｒ ｓｗがオンになり、これらのトラン
ジスタと負荷素子Ｒｅによってインバータ回路が形成さ
れる。この際、回路が正常であれば、入力信号蓄積容量
Ｃ■に蓄積された信号に応じて端子Ｔ′の電位が定まる
。このようにして決定された端子Ｔ′の電位の高、低を
判定回路１ｎｖにより判定し、この判定の結果を出力制
御トランジスタＴ ｒ ｏ ｕ ｔを通して出力する。
上述のドツトマトリックス表示装置は、単位画素の良、
不良の判定を高速で行えるという顕著な効果を有するも
のであるが、僅かに問題が残る。
不良の判定を高速で行えるという顕著な効果を有するも
のであるが、僅かに問題が残る。
すなわち、判定回路１ｎｖにおける判定の基準レベルが
固定であるため、各画素の回路を構成するトランジスタ
の短絡や断線の判定は可能であるが、各トランジスタの
駆動能力の差、すなわち、画素毎の表示種度の微妙な差
などを検出することが困難である。したがって、ドツト
マトリックス表示装置における表示品位に欠陥が有るか
否かの判定ができないという問題があった。
固定であるため、各画素の回路を構成するトランジスタ
の短絡や断線の判定は可能であるが、各トランジスタの
駆動能力の差、すなわち、画素毎の表示種度の微妙な差
などを検出することが困難である。したがって、ドツト
マトリックス表示装置における表示品位に欠陥が有るか
否かの判定ができないという問題があった。
本発明は、上記した従来の問題点に鑑みてなされたもの
であり、その目的は、回路の良、不良の判定の基準レベ
ルを可変に設定することにより、トランジスタの駆動能
力の差やばらつきを判定できるようにしたドツトマトリ
ックス表示装置を提供することである。
であり、その目的は、回路の良、不良の判定の基準レベ
ルを可変に設定することにより、トランジスタの駆動能
力の差やばらつきを判定できるようにしたドツトマトリ
ックス表示装置を提供することである。
上記目的を達成するために、本発明は、マトリックス状
に配置された単位画素を構成する表示体を駆動する表示
体駆動トランジスタを各表示体毎に備えたドツトマトリ
ックス表示装置において、表示体駆動トランジスタの出
力レベルを検出するための読み出しトランジスタを各表
示体毎に備えるとともに、読み出しトランジスタを介し
て検出された表示体駆動トランジスタの出力レベルを判
定する判定回路を備え、この判定回路において比較のた
めの基準レベルが可変に設定できる。
に配置された単位画素を構成する表示体を駆動する表示
体駆動トランジスタを各表示体毎に備えたドツトマトリ
ックス表示装置において、表示体駆動トランジスタの出
力レベルを検出するための読み出しトランジスタを各表
示体毎に備えるとともに、読み出しトランジスタを介し
て検出された表示体駆動トランジスタの出力レベルを判
定する判定回路を備え、この判定回路において比較のた
めの基準レベルが可変に設定できる。
本発明のドツトマトリックス表示装置は、表示体駆動ト
ランジスタの出力レベルを判定回路において可変に設定
された種々の基準レベルと比較して判定し、画素を駆動
するトランジスタの駆動能力やばらつきを判定すること
により、ドツトマトリックス表示装置の表示品位がテス
トできる。
ランジスタの出力レベルを判定回路において可変に設定
された種々の基準レベルと比較して判定し、画素を駆動
するトランジスタの駆動能力やばらつきを判定すること
により、ドツトマトリックス表示装置の表示品位がテス
トできる。
第１図はこの実施例のドツトマトリックス表示装置の回
路構成を示しており、マトリックス表示部はｉ行ｊ列に
ついてのみ示し、他は同じ構成である。図において、１
は垂直走査回路、２は水平走査回路、３は表示体、４は
判定回路、Ｔｒｌは書き込みトランジスタ、Ｔｒ２は表
示体駆動トランジスタ、Ｔｒ’３は読み出しトランジス
タ、ＣＶは入力信号蓄積容量、Ｔｒ４は列選択トランジ
スタ、Ｔ ｒ ｓ ｗは負荷制御トランジスタ、Ｔｒｏ
ｕｔは出力制御トランジスタ、Ｔｒｉｎは入力側で１■
トランジスタ、Ｒｅは負荷素子、Ｈｊ （ｊ＝１．２
゜３、・・・）は水平走査信号供給ライン、Ｗｉ（ｉ＝
１．２，３．・・・）は垂直走査信号供給ライン、Ｒｉ
（ｉ＝１．２，３．・・・）はテスト信号供給ラインで
ある。
路構成を示しており、マトリックス表示部はｉ行ｊ列に
ついてのみ示し、他は同じ構成である。図において、１
は垂直走査回路、２は水平走査回路、３は表示体、４は
判定回路、Ｔｒｌは書き込みトランジスタ、Ｔｒ２は表
示体駆動トランジスタ、Ｔｒ’３は読み出しトランジス
タ、ＣＶは入力信号蓄積容量、Ｔｒ４は列選択トランジ
スタ、Ｔ ｒ ｓ ｗは負荷制御トランジスタ、Ｔｒｏ
ｕｔは出力制御トランジスタ、Ｔｒｉｎは入力側で１■
トランジスタ、Ｒｅは負荷素子、Ｈｊ （ｊ＝１．２
゜３、・・・）は水平走査信号供給ライン、Ｗｉ（ｉ＝
１．２，３．・・・）は垂直走査信号供給ライン、Ｒｉ
（ｉ＝１．２，３．・・・）はテスト信号供給ラインで
ある。
この回路が従来の回路（第２図）と異なるのは、負荷制
御トランジスタＴｒｓｗと出力制御トランジスタＴｒｏ
ｕｔの間の判定回路のみであり、他の部分は全て同様で
ある。
御トランジスタＴｒｓｗと出力制御トランジスタＴｒｏ
ｕｔの間の判定回路のみであり、他の部分は全て同様で
ある。
判定回路４は、ｐチャンネルＦＥＴである負荷トランジ
スタＴｒｌのソースと同じくｐチャンネルＦＥＴである
駆動トランジスタＴｒｄのドレインとを接続したもので
あり、負荷トランジスタＴｒｌのゲートに基準電圧Ｖｓ
が与えられ、駆動トランジスタＴｒｄのゲートにドツト
マトリックス表示装置のテスト時の出力電圧が与えられ
る。この判定回路４では、負荷トランジスタＴｒｌのゲ
ート電圧と駆動トランジスタＴｒｄのゲート電圧との大
小関係に応じて“Ｈｉｇｈ”または“ＬＯＷ”の信号を
出力する。
スタＴｒｌのソースと同じくｐチャンネルＦＥＴである
駆動トランジスタＴｒｄのドレインとを接続したもので
あり、負荷トランジスタＴｒｌのゲートに基準電圧Ｖｓ
が与えられ、駆動トランジスタＴｒｄのゲートにドツト
マトリックス表示装置のテスト時の出力電圧が与えられ
る。この判定回路４では、負荷トランジスタＴｒｌのゲ
ート電圧と駆動トランジスタＴｒｄのゲート電圧との大
小関係に応じて“Ｈｉｇｈ”または“ＬＯＷ”の信号を
出力する。
以下、このドツトマトリックス表示装置のｉ行ｊ列の画
素に対するテスト時の動作を説明する。
素に対するテスト時の動作を説明する。
まず、判定の基準となる電圧信号が判定回路４の負荷ト
ランジスタＴｒｉのゲートに外部端子Ｖｓを介して印加
される。次に、入力制御トランジスタＴｒｉｎ、列選択
トランジスタＴｒ４．書き込みトランジスタＴｒｌ並び
に表示体駆動トランジスタＴｒ２がオン状態になり、端
子Ｖｖより信号が入力され、入力信号蓄積容量Ｃ■に蓄
積される。
ランジスタＴｒｉのゲートに外部端子Ｖｓを介して印加
される。次に、入力制御トランジスタＴｒｉｎ、列選択
トランジスタＴｒ４．書き込みトランジスタＴｒｌ並び
に表示体駆動トランジスタＴｒ２がオン状態になり、端
子Ｖｖより信号が入力され、入力信号蓄積容量Ｃ■に蓄
積される。
この時には、出力制御トランジスタＴｒｏｕｔ。
負荷制御トランジスタＴｒ ｓｗおよび読み出しトラン
ジスタＴｒ３はオフ状態にある。
ジスタＴｒ３はオフ状態にある。
次に、入力制御トランジスタ’ｌ’ｒ ｉｎと書き込み
トランジスタＴｒｌがオフ状態となり、読み出しトラン
ジスタＴｒ３．出力制御トランジスタＴｒｏｕｔ、負荷
制御トランジスタＴ ｒ ｓ ｗがオン状態となり、ト
ランジスタＴｒ２．Ｔｒ３．Ｔｒ４゜Ｔｒｓｗ並びに負
荷素子Ｒｅによってインバータ回路が形成される。この
状態で、回路が正常であれば、蓄積容量ＣＶに蓄積され
た信号の読み出しを始めてからの時間に応じて、インバ
ータ回路の出力端Ｔ′の電位が定まる。
トランジスタＴｒｌがオフ状態となり、読み出しトラン
ジスタＴｒ３．出力制御トランジスタＴｒｏｕｔ、負荷
制御トランジスタＴ ｒ ｓ ｗがオン状態となり、ト
ランジスタＴｒ２．Ｔｒ３．Ｔｒ４゜Ｔｒｓｗ並びに負
荷素子Ｒｅによってインバータ回路が形成される。この
状態で、回路が正常であれば、蓄積容量ＣＶに蓄積され
た信号の読み出しを始めてからの時間に応じて、インバ
ータ回路の出力端Ｔ′の電位が定まる。
上述のようにして出力端Ｔ′に得られた出力電位と端子
Ｖｓの基準電位とが判定回路４において比較され、出力
電位と基準電位との大小関係に応じた２値化信号が判定
回路４から出力され、出力制御トランジスタＴｒｏｕｔ
を経て端子Ｖｖに出力される。本例では、出力端Ｔ′の
電位が端子Ｖｓの基準電位より高いとき、判定回路４か
ら“ｌ、ｏｗ”の信号が出力される。
Ｖｓの基準電位とが判定回路４において比較され、出力
電位と基準電位との大小関係に応じた２値化信号が判定
回路４から出力され、出力制御トランジスタＴｒｏｕｔ
を経て端子Ｖｖに出力される。本例では、出力端Ｔ′の
電位が端子Ｖｓの基準電位より高いとき、判定回路４か
ら“ｌ、ｏｗ”の信号が出力される。
判定回路４の負荷トランジスタＴｒｌのゲートに印加さ
れる基準電圧は、任意に可変である。判定回路４は、種
々の基準電位と出力端Ｔ′の電位とを比較し、その大小
関係に応じた２値信号を出力する。
れる基準電圧は、任意に可変である。判定回路４は、種
々の基準電位と出力端Ｔ′の電位とを比較し、その大小
関係に応じた２値信号を出力する。
テストの方法としては、一定の基準電圧について全ての
画素のテストが完了すると、基準電圧を変えて再度テス
トを行う。複数種類の基準電圧について繰り返しテスト
を行うことにより、各画素の回路を構成するトランジス
タの駆動能力の差やばらつきを判定することができる。
画素のテストが完了すると、基準電圧を変えて再度テス
トを行う。複数種類の基準電圧について繰り返しテスト
を行うことにより、各画素の回路を構成するトランジス
タの駆動能力の差やばらつきを判定することができる。
したがって、ドツトマトリックス表示装置の表示品位を
電気的にチエツクすることができる。
電気的にチエツクすることができる。
以上説明したように本発明においては、テストにおける
判定の基準レベルを任意に可変としたので、複数種類の
基準レベルでテストを行うことにより、トランジスタの
駆動能力の差やばらつきを判定することができ、表示品
位の良好なド・７トマトリソクス表示装置を選別するこ
とができる。
判定の基準レベルを任意に可変としたので、複数種類の
基準レベルでテストを行うことにより、トランジスタの
駆動能力の差やばらつきを判定することができ、表示品
位の良好なド・７トマトリソクス表示装置を選別するこ
とができる。
第１図は本発明実施例の回路構成を示す図、第２図は従
来例の回路構成を示す図である。 １・・・垂直走査回路 ２・・・水平走査回路 ３・・・表示体 ４・・・判定回路 Ｔｒｌ・・・書き込みトランジスタ Ｔｒ２・・・表示体駆動トランジスタ Ｔｒ３・・・読み出しトランジスタ Ｔｒ４・・・列選択トランジスタ ’ｌ’ ｒ ｉ ｎ・・・入力制御トランジスタＴｒｏ
ｕｔ・・・出力制御トランジスタＴｒ ｓｗ・・・負荷
制御トランジスタＣＶ・・・入力信号蓄積トランジスタ Ｒｅ・・・負荷素子 特許出願人 シャープ株式会社 代 理 人 弁理士 西１）新 第１図 ■ 第２図
来例の回路構成を示す図である。 １・・・垂直走査回路 ２・・・水平走査回路 ３・・・表示体 ４・・・判定回路 Ｔｒｌ・・・書き込みトランジスタ Ｔｒ２・・・表示体駆動トランジスタ Ｔｒ３・・・読み出しトランジスタ Ｔｒ４・・・列選択トランジスタ ’ｌ’ ｒ ｉ ｎ・・・入力制御トランジスタＴｒｏ
ｕｔ・・・出力制御トランジスタＴｒ ｓｗ・・・負荷
制御トランジスタＣＶ・・・入力信号蓄積トランジスタ Ｒｅ・・・負荷素子 特許出願人 シャープ株式会社 代 理 人 弁理士 西１）新 第１図 ■ 第２図
Claims (1)
- マトリックス状に配置された単位画素の構成として、表
示体を駆動する表示体駆動トランジスタと、表示体の駆
動のための映像信号を供給する書き込みトランジスタと
、表示体駆動トランジスタの出力レベルを読み出すため
の読み出しトランジスタとを表示体毎に有し、上記読み
出しトランジスタを用いて単位画素毎に回路のテストが
行えるようにしたドットマトリックス表示装置において
、上記読み出しトランジスタを介して読み出された表示
体駆動トランジスタの出力レベルを基準レベルと比較し
て判定する判定回路を備え、上記判定回路は上記基準レ
ベルが可変に設定可能であることを特徴とするドットマ
トリックス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053392A JPH01227193A (ja) | 1988-03-07 | 1988-03-07 | ドットマトリックス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053392A JPH01227193A (ja) | 1988-03-07 | 1988-03-07 | ドットマトリックス表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01227193A true JPH01227193A (ja) | 1989-09-11 |
Family
ID=12941553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053392A Pending JPH01227193A (ja) | 1988-03-07 | 1988-03-07 | ドットマトリックス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01227193A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006189608A (ja) * | 2005-01-06 | 2006-07-20 | Sharp Corp | 表示装置およびその検査方法、ならびにその表示装置の検査システム |
-
1988
- 1988-03-07 JP JP63053392A patent/JPH01227193A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006189608A (ja) * | 2005-01-06 | 2006-07-20 | Sharp Corp | 表示装置およびその検査方法、ならびにその表示装置の検査システム |
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