JPH01222351A - キャッシュメモリのチェック方式 - Google Patents
キャッシュメモリのチェック方式Info
- Publication number
- JPH01222351A JPH01222351A JP63048457A JP4845788A JPH01222351A JP H01222351 A JPH01222351 A JP H01222351A JP 63048457 A JP63048457 A JP 63048457A JP 4845788 A JP4845788 A JP 4845788A JP H01222351 A JPH01222351 A JP H01222351A
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- memory
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- 230000015654 memory Effects 0.000 title claims abstract description 74
- 238000000034 method Methods 0.000 claims description 14
- 230000010365 information processing Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
ｒ産業上の利用分野】
本発明は、情報処理装置における記憶装置に係り、特に
キャッシュメモリによる階層構造を備えた場合に好適な
メモリチェック方式に関する。
キャッシュメモリによる階層構造を備えた場合に好適な
メモリチェック方式に関する。
中央処理装置（ｃｐｕ）から低速な主記憶装置へのデー
タアクセスを見かけ上高速化する手段として、高速なキ
ャッシュメモリを用いるのが一般的である。この方式で
はＣＰＵのデータアクセスは、まず、主記憶データの一
部がコピーされているキャッシュメモリに対して行なわ
れ、求めるデータがキャッシュメモリに存在しなかった
場合のみ主記憶に対してアクセスを行なう０通常のプロ
グラムにおいては、データアクセスに局所性があるため
、適当なデータをキャッシュメモリにコピーしておくこ
とにより、ＣＰＵからのデータアクセスのほとんどを高
速なキャッシュメモリへのアクセスだけで済ませること
ができる。 キャッシュメモリ方式の構成例を第２図に示す、キャッ
シュメモリは、主記憶４のデータのコピーが記憶されて
いるＢ Ｓ （Ｂｕｆｆｅｒ Ｓｔｏｒａｇｅ） ３と
、ＢＳ３にコピーした主記憶４のアドレスを示す情報が
記憶されているＡＡ （Ａｄｄｒｅｓｓ Ａｒｒａｙ）
２およびキャッシュメモリに求めるデータのコピーが存
在するかどうかを調べるコンパレータ５により構成され
る。ＢＳ３およびＡＡ２はＣＰＵ１の出力するアドレス
バス８の値の下位ビットを用いてアドレッシングされ、
残りの上位ビットは、ＢＳ３へのデータコピーを行なう
際にＡＡ２に書込み、キャッシュメモリへのアクセスの
際にはＡＡ２から読出した値とコンパレータ５によりて
比較される。コンパレータ５からの出力が、一致してい
るという結果（以下ヒツトと呼ぶ）ならばＢＳ３から読
出したデータをセレクタ７により選び、データバス９を
通してＣＰＵＩに送る。一方、−致していないという結
果の場合（以下、ミスヒツトと呼ぶ）には主記憶４から
読出したデータをセレクタフにより選びデータバス９を
通してＣＰＵ１に送る。ミスヒツト時にはバッファ６を
通してＡＡ２およびＢＳ３の内容が更新される。 ミスヒツト時の動作を第３図のタイムチャートに示す、
１０はアドレスバス８の値、１１はＡＡ２からの読出、
１２はＡＡ２への書込、１３はＢＳ３からの読出、１４
はＢＳ３への書込、１５は主記憶４からの読出である。 ここでＡＡ２への書込１２に用いるデータはアドレスバ
ス８の値１０の上位ビットである。またＢＳ３への書込
１４に用いるデータは主記憶４からの読出１５で得られ
たデータである。 従来、キャッシュメモリの信頼性向上の方法については
、特開昭６０−１１７３４８号に記載のようにＡＡ２お
よびＢＳ３にはパリティビットを設け、パリティチエツ
クを行なうのが一般的である。なお、パリティビットは
データに含まれる“ｌ”の数を反映したものであり、デ
ータとパリティビットに含まれる“ｌ”の数が奇数ある
いは偶数になるようにパリティビットを生成、チエツク
することによりｌビウトエラーを検出することができる
。 第４図にパリティチエツク機能を持つキャッシュメモリ
の構成を示す、ＡＡ２あるいはＢＳ３からの読出の際に
は、パリティチエッカ１６によりパリティチエツクを行
ない、エラーが検出された場合、前記パリティチエッカ
１６より出力されるエラー信号によりミスヒツトとして
主記憶４からのデータなＣＰＵＩに送る。このパリティ
チエツク方式の採用により、ＡＡ２およびＢＳ３に発生
した１ビツトエラーを救うことができる。 ■発明が解決しようとする課題】 ところで、記憶装置には、大容量化およびメモリ素子の
高集積度化に対応した高信頼化が必要とされ、主記憶装
置にはＥ ＣＣ（Ｅｒｒｏｒ ＣｏｒｒｅｃｔｉｎｇＣ
ｏｄｅ）による２ビツトエラー検出、１ビツトエラー訂
正機能を設けるのが一般的である。しかしながら、ＥＣ
Ｃ方式では、検査情報の作ｒ＆およびエラーチエツク、
訂正に要する時間が長く、特に高速性が求められるキャ
ッシュメモリに採用することは困難である。このため、
一般に、上記従来技術のようにキャッシュメモリを構成
するＡＡ２およびＢＳ３にパリティチエツク方式を採用
する。パリティチエツク方式は、ＡＡ２あるいはＢＳ３
に１ビツトエラーが発生した場合には主記憶４のデータ
を採用するため、ＣＰＵＩは実行中のプログラムを停止
することなく処理を続行できるという点で優れている。 しかしながら、ＡＡ２あるいはＢＳ３に２ビツトエラー
が発生した場合、検出が不可能であるため、ＥＣＣ方式
に比べて信頼性が低いという問題があった。 本発明の目的は、キャッシュメモリを構成するＡＡ２あ
るいはＢＳ３の信頼性を、キャッシュメモリのアクセス
速度を低下することなく容易に向上させることにある。 １課題を解決するための手段】 本発明によるメモリチェック方式は、上記目的を達成す
るために、少なくとも主記憶とキャッシュメモリとによ
る階層構造を有する記憶装置を備える情報処理装置にお
いて、前記キャッシュメモリの動作の空き時間を利用し
て前記キャッシュメモリのメモリチェックを行なうよう
にしたものである。 上記空き時間としては、例えば、ミスヒツト時に主記憶
をアクセスする際に、主記憶とキャッシュメモリのアク
セス時間の差により生じるものが利用できる。 ］作用１ ′ 前記のように、ＣＰＵＩのアクセスする主記憶４のデー
タのコピーがキャッシュメモリ上に存在しない場合、す
なわちミスヒツト時場合には、主記憶・４からデータを
アクセスする。この時、キャッシュメモリのＢ−Ｓ ３
およびＡＡ２には主記憶からアクセスしたデータおよび
該データのアドレス上位ビットがそれぞれ書込まれる。 この書込はＡＡ２およびＢＳ３に使用するメモリ素子が
高速であるため、短時間で終了し得る。一方、主記憶は
低速であるので、キャッシュメモリは主記憶のアクセス
終了を待つことになる。この待ち時間を利用して、キャ
ッシュメモリのチエツクを行なうことができる。このチ
エツクの方法としては、例えば、今、書込んだ内容なＡ
Ａ２またはＢＳ３から読出して、これを書込データと照
合し、あるいは、ＡＡ２またはＢＳ３に通出なデータを
書込み、続けて読出を行ない、この読出データを書込デ
ータと照合することにより行なえる。このチエツクによ
りＡＡ２あるいはＢＳ３に発生した故障を検出すること
ができる。
タアクセスを見かけ上高速化する手段として、高速なキ
ャッシュメモリを用いるのが一般的である。この方式で
はＣＰＵのデータアクセスは、まず、主記憶データの一
部がコピーされているキャッシュメモリに対して行なわ
れ、求めるデータがキャッシュメモリに存在しなかった
場合のみ主記憶に対してアクセスを行なう０通常のプロ
グラムにおいては、データアクセスに局所性があるため
、適当なデータをキャッシュメモリにコピーしておくこ
とにより、ＣＰＵからのデータアクセスのほとんどを高
速なキャッシュメモリへのアクセスだけで済ませること
ができる。 キャッシュメモリ方式の構成例を第２図に示す、キャッ
シュメモリは、主記憶４のデータのコピーが記憶されて
いるＢ Ｓ （Ｂｕｆｆｅｒ Ｓｔｏｒａｇｅ） ３と
、ＢＳ３にコピーした主記憶４のアドレスを示す情報が
記憶されているＡＡ （Ａｄｄｒｅｓｓ Ａｒｒａｙ）
２およびキャッシュメモリに求めるデータのコピーが存
在するかどうかを調べるコンパレータ５により構成され
る。ＢＳ３およびＡＡ２はＣＰＵ１の出力するアドレス
バス８の値の下位ビットを用いてアドレッシングされ、
残りの上位ビットは、ＢＳ３へのデータコピーを行なう
際にＡＡ２に書込み、キャッシュメモリへのアクセスの
際にはＡＡ２から読出した値とコンパレータ５によりて
比較される。コンパレータ５からの出力が、一致してい
るという結果（以下ヒツトと呼ぶ）ならばＢＳ３から読
出したデータをセレクタ７により選び、データバス９を
通してＣＰＵＩに送る。一方、−致していないという結
果の場合（以下、ミスヒツトと呼ぶ）には主記憶４から
読出したデータをセレクタフにより選びデータバス９を
通してＣＰＵ１に送る。ミスヒツト時にはバッファ６を
通してＡＡ２およびＢＳ３の内容が更新される。 ミスヒツト時の動作を第３図のタイムチャートに示す、
１０はアドレスバス８の値、１１はＡＡ２からの読出、
１２はＡＡ２への書込、１３はＢＳ３からの読出、１４
はＢＳ３への書込、１５は主記憶４からの読出である。 ここでＡＡ２への書込１２に用いるデータはアドレスバ
ス８の値１０の上位ビットである。またＢＳ３への書込
１４に用いるデータは主記憶４からの読出１５で得られ
たデータである。 従来、キャッシュメモリの信頼性向上の方法については
、特開昭６０−１１７３４８号に記載のようにＡＡ２お
よびＢＳ３にはパリティビットを設け、パリティチエツ
クを行なうのが一般的である。なお、パリティビットは
データに含まれる“ｌ”の数を反映したものであり、デ
ータとパリティビットに含まれる“ｌ”の数が奇数ある
いは偶数になるようにパリティビットを生成、チエツク
することによりｌビウトエラーを検出することができる
。 第４図にパリティチエツク機能を持つキャッシュメモリ
の構成を示す、ＡＡ２あるいはＢＳ３からの読出の際に
は、パリティチエッカ１６によりパリティチエツクを行
ない、エラーが検出された場合、前記パリティチエッカ
１６より出力されるエラー信号によりミスヒツトとして
主記憶４からのデータなＣＰＵＩに送る。このパリティ
チエツク方式の採用により、ＡＡ２およびＢＳ３に発生
した１ビツトエラーを救うことができる。 ■発明が解決しようとする課題】 ところで、記憶装置には、大容量化およびメモリ素子の
高集積度化に対応した高信頼化が必要とされ、主記憶装
置にはＥ ＣＣ（Ｅｒｒｏｒ ＣｏｒｒｅｃｔｉｎｇＣ
ｏｄｅ）による２ビツトエラー検出、１ビツトエラー訂
正機能を設けるのが一般的である。しかしながら、ＥＣ
Ｃ方式では、検査情報の作ｒ＆およびエラーチエツク、
訂正に要する時間が長く、特に高速性が求められるキャ
ッシュメモリに採用することは困難である。このため、
一般に、上記従来技術のようにキャッシュメモリを構成
するＡＡ２およびＢＳ３にパリティチエツク方式を採用
する。パリティチエツク方式は、ＡＡ２あるいはＢＳ３
に１ビツトエラーが発生した場合には主記憶４のデータ
を採用するため、ＣＰＵＩは実行中のプログラムを停止
することなく処理を続行できるという点で優れている。 しかしながら、ＡＡ２あるいはＢＳ３に２ビツトエラー
が発生した場合、検出が不可能であるため、ＥＣＣ方式
に比べて信頼性が低いという問題があった。 本発明の目的は、キャッシュメモリを構成するＡＡ２あ
るいはＢＳ３の信頼性を、キャッシュメモリのアクセス
速度を低下することなく容易に向上させることにある。 １課題を解決するための手段】 本発明によるメモリチェック方式は、上記目的を達成す
るために、少なくとも主記憶とキャッシュメモリとによ
る階層構造を有する記憶装置を備える情報処理装置にお
いて、前記キャッシュメモリの動作の空き時間を利用し
て前記キャッシュメモリのメモリチェックを行なうよう
にしたものである。 上記空き時間としては、例えば、ミスヒツト時に主記憶
をアクセスする際に、主記憶とキャッシュメモリのアク
セス時間の差により生じるものが利用できる。 ］作用１ ′ 前記のように、ＣＰＵＩのアクセスする主記憶４のデー
タのコピーがキャッシュメモリ上に存在しない場合、す
なわちミスヒツト時場合には、主記憶・４からデータを
アクセスする。この時、キャッシュメモリのＢ−Ｓ ３
およびＡＡ２には主記憶からアクセスしたデータおよび
該データのアドレス上位ビットがそれぞれ書込まれる。 この書込はＡＡ２およびＢＳ３に使用するメモリ素子が
高速であるため、短時間で終了し得る。一方、主記憶は
低速であるので、キャッシュメモリは主記憶のアクセス
終了を待つことになる。この待ち時間を利用して、キャ
ッシュメモリのチエツクを行なうことができる。このチ
エツクの方法としては、例えば、今、書込んだ内容なＡ
Ａ２またはＢＳ３から読出して、これを書込データと照
合し、あるいは、ＡＡ２またはＢＳ３に通出なデータを
書込み、続けて読出を行ない、この読出データを書込デ
ータと照合することにより行なえる。このチエツクによ
りＡＡ２あるいはＢＳ３に発生した故障を検出すること
ができる。
以下、本発明の一実施例を第１図に示し説明する。
本実施例の特徴は、ミスヒツト時のＡＡ２へのデータ書
込後にチエツク用の読出１７を行なうことである。動作
を順に述べると、ＣＰＵ ｌからのデータアクセスか発
生すると、まずＡＡ２からデータ読出１１を行ない、ア
ドレスバス８の値ｌＯの上位ビットとコンパレータ５で
比較する。ミスヒツト時には前記コンパレータ５の出力
は不一致を示す。この時、ＢＳ３からもデータ読出１３
を行なうが、このデータは使われない、一方、前記コン
パレータ５の出力が不一致を示したことにより主記憶４
からの読出１５が開始される。この主記憶４からの読出
１５か完了するまでに、アドレスバス８の値１０の上位
ビットをデータとしてＡＡ２への書込１２と、ＡＡ２か
らのチエツク用読出１７を行なう、チエツク用読出１７
で読出されたデータとアドレスバス８の値ｌＯの上位ビ
ットとをコンパレータ５を用いて比較し、一致していな
ければ、ＡＡ２が故障していると判断し、以後のアクセ
スではキャッシュメモリをバイパスする等の処置を行な
う、前記比較結果が一致していたならば、主記憶４から
の読出データをｃｐｕｔに送ると共に、これをデータと
してＢＳ３への書込１４を行ないアクセスを終了する。 本実施例においては、チエツク用の回路としてヒツト／
ミスヒツト判定に用いるコンパレータをそのまま用いる
ことができ、ハードウェアの量を増加させることなくＡ
Ａ２のチエツクができるという効果がある。 第５図に本発明の他の実施例を示す０本実施例では、キ
ャッシュミスヒツト時のチエ・ンクにおいてＢＳ３への
チエツク用書込１８およびチエツク用読出１９を行なう
ことが特徴である。すなわち。 キャッシュミスヒツト時におけるＢＳ３の通常の読出１
３と通常の書込１４の間に、チエツク用データをチエツ
ク用書込１８によりＢＳ３に書込み、続けてチエツク用
読出１９によりＢＳ３からデータを読出す、この読出デ
ータと前記チエツク用データとを比較することにより、
ＢＳ３の故障を検出する。前記チエツク用データとして
用いる値は任意であるが、通常の読出１３で読出された
データの値の“１”と“０”を反転した値を用いれば、
ＢＳ３の各ビットに対し“１”と“０”の両方が読み書
きできることが確認できるのでチエツクの効果が大きい
。 以上の実施例では、ＡＡ２あるいはＢＳ３のいずれか一
方のみに対してチエツクを行なう例を挙げたが両方同時
に行なうこともできる。また、パリティチエツク方式と
併用することも可能である。
込後にチエツク用の読出１７を行なうことである。動作
を順に述べると、ＣＰＵ ｌからのデータアクセスか発
生すると、まずＡＡ２からデータ読出１１を行ない、ア
ドレスバス８の値ｌＯの上位ビットとコンパレータ５で
比較する。ミスヒツト時には前記コンパレータ５の出力
は不一致を示す。この時、ＢＳ３からもデータ読出１３
を行なうが、このデータは使われない、一方、前記コン
パレータ５の出力が不一致を示したことにより主記憶４
からの読出１５が開始される。この主記憶４からの読出
１５か完了するまでに、アドレスバス８の値１０の上位
ビットをデータとしてＡＡ２への書込１２と、ＡＡ２か
らのチエツク用読出１７を行なう、チエツク用読出１７
で読出されたデータとアドレスバス８の値ｌＯの上位ビ
ットとをコンパレータ５を用いて比較し、一致していな
ければ、ＡＡ２が故障していると判断し、以後のアクセ
スではキャッシュメモリをバイパスする等の処置を行な
う、前記比較結果が一致していたならば、主記憶４から
の読出データをｃｐｕｔに送ると共に、これをデータと
してＢＳ３への書込１４を行ないアクセスを終了する。 本実施例においては、チエツク用の回路としてヒツト／
ミスヒツト判定に用いるコンパレータをそのまま用いる
ことができ、ハードウェアの量を増加させることなくＡ
Ａ２のチエツクができるという効果がある。 第５図に本発明の他の実施例を示す０本実施例では、キ
ャッシュミスヒツト時のチエ・ンクにおいてＢＳ３への
チエツク用書込１８およびチエツク用読出１９を行なう
ことが特徴である。すなわち。 キャッシュミスヒツト時におけるＢＳ３の通常の読出１
３と通常の書込１４の間に、チエツク用データをチエツ
ク用書込１８によりＢＳ３に書込み、続けてチエツク用
読出１９によりＢＳ３からデータを読出す、この読出デ
ータと前記チエツク用データとを比較することにより、
ＢＳ３の故障を検出する。前記チエツク用データとして
用いる値は任意であるが、通常の読出１３で読出された
データの値の“１”と“０”を反転した値を用いれば、
ＢＳ３の各ビットに対し“１”と“０”の両方が読み書
きできることが確認できるのでチエツクの効果が大きい
。 以上の実施例では、ＡＡ２あるいはＢＳ３のいずれか一
方のみに対してチエツクを行なう例を挙げたが両方同時
に行なうこともできる。また、パリティチエツク方式と
併用することも可能である。
本発明によれば、キャッシュメモリを構成するＡＡおよ
びＢＳにおける１ビツトあるいは多ビットの故障を、シ
ステムの動作中にキャッシュメモリの空き時間を利用し
て容易にチエツクできるので、アクセス速度を低下させ
ることなく信頼性を向上させることができる。
びＢＳにおける１ビツトあるいは多ビットの故障を、シ
ステムの動作中にキャッシュメモリの空き時間を利用し
て容易にチエツクできるので、アクセス速度を低下させ
ることなく信頼性を向上させることができる。
第１図は本発明の実施例のタイムチャート、第２図は本
発明を適用可能なキャッシュメモリの構成例のブロック
図、第３−図は従来のキャッシュメモリのタイムチャー
ト、第４図は従来のパリティチエツク方式の構成例のブ
ロック図、第５図は本発明の他の実施例のタイムチャー
トである。 ｌ・・・ＣＰＵ ２・・・ＡＡ ３・・・ＢＳ ４・・・主記憶 ５・・・コンパレータ １１・・・ＡＡの読出 １２・・・ＡＡの書込 １３・・・ＢＳの読出 １４・・・ＢＳの書込 １５・・・主記憶の読出 １７・−Ａ Ａのチエツク用読出 １８・・・ＢＳのチエツク用書込 １９・−Ｂ Ｓのチエツク用読出
発明を適用可能なキャッシュメモリの構成例のブロック
図、第３−図は従来のキャッシュメモリのタイムチャー
ト、第４図は従来のパリティチエツク方式の構成例のブ
ロック図、第５図は本発明の他の実施例のタイムチャー
トである。 ｌ・・・ＣＰＵ ２・・・ＡＡ ３・・・ＢＳ ４・・・主記憶 ５・・・コンパレータ １１・・・ＡＡの読出 １２・・・ＡＡの書込 １３・・・ＢＳの読出 １４・・・ＢＳの書込 １５・・・主記憶の読出 １７・−Ａ Ａのチエツク用読出 １８・・・ＢＳのチエツク用書込 １９・−Ｂ Ｓのチエツク用読出
Claims (1)
- １、少なくとも主記憶とキャッシュメモリとによる階層
構造を有する記憶装置を備える情報処理装置において、
前記キャッシュメモリの動作の空き時間を利用して前記
キャッシュメモリのメモリチェックを行なうことを特徴
とするキャッシュメモリのメモリチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048457A JPH01222351A (ja) | 1988-03-01 | 1988-03-01 | キャッシュメモリのチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048457A JPH01222351A (ja) | 1988-03-01 | 1988-03-01 | キャッシュメモリのチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01222351A true JPH01222351A (ja) | 1989-09-05 |
Family
ID=12803888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048457A Pending JPH01222351A (ja) | 1988-03-01 | 1988-03-01 | キャッシュメモリのチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01222351A (ja) |
-
1988
- 1988-03-01 JP JP63048457A patent/JPH01222351A/ja active Pending
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