JPH01207860A - 記憶装置試験方式 - Google Patents
記憶装置試験方式Info
- Publication number
- JPH01207860A JPH01207860A JP63034462A JP3446288A JPH01207860A JP H01207860 A JPH01207860 A JP H01207860A JP 63034462 A JP63034462 A JP 63034462A JP 3446288 A JP3446288 A JP 3446288A JP H01207860 A JPH01207860 A JP H01207860A
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- JP
- Japan
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- simultaneous parallel
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- circuit
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- reading
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Links
- 238000012360 testing method Methods 0.000 title claims abstract description 14
- 230000015654 memory Effects 0.000 title abstract description 8
- 238000012545 processing Methods 0.000 claims abstract description 19
- 238000012795 verification Methods 0.000 claims description 14
- 230000010365 information processing Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000013524 data verification Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置試験方式に関し、特に記憶装置へ書込
んだデータと読出したデータの照合に関する。
んだデータと読出したデータの照合に関する。
従来、この種の試験は、記憶装置への書込み及び読出し
を処理装置が各記憶装置に対して順次実行しデータの照
合も処理装置が実行していた。
を処理装置が各記憶装置に対して順次実行しデータの照
合も処理装置が実行していた。
上述した従来の記憶装置試験方式では、記憶装置が同一
バス上に複数存在する場合、全記憶装置の全アドレスへ
の書込み及び読出し・照合を実行するために長時間を必
要とするという欠点がある。
バス上に複数存在する場合、全記憶装置の全アドレスへ
の書込み及び読出し・照合を実行するために長時間を必
要とするという欠点がある。
近年の半導体のＬＳＩ化技術の進歩による、記憶素子の
集積度向上や、ＯＳ（オペレーティングシステム）、ソ
フトウェア等からの必要性によシ記憶装置の記憶容量は
増大する傾向にあシ、また、同一バス上に多数の記憶装
置が接続される場合も増加すると思われ、起動時等にお
ける記憶装置の試験に長時間必要となシ問題になってい
る。
集積度向上や、ＯＳ（オペレーティングシステム）、ソ
フトウェア等からの必要性によシ記憶装置の記憶容量は
増大する傾向にあシ、また、同一バス上に多数の記憶装
置が接続される場合も増加すると思われ、起動時等にお
ける記憶装置の試験に長時間必要となシ問題になってい
る。
本発明の記憶装置試験方式は、バス結合された少なくと
も１の処理装置と複数の記憶装置とからなる情報処理装
置において、前記処理装置は前記複数の記憶装置に対し
て同時並列に同じデータの書込み及び読出し・照合を行
なう同時並列書込み要求及び同時並列読出し・照合要求
を発生する手段と、その同時並列書込み実行時の書込み
データ及び同時並列読出し・照合実行時の期待値データ
送出手段とを有し、また前記複数の記憶装置の各々は同
時並列書込み要求及び同時並列読出し・照合要求を受付
ける手段と、前記期待値データを保持する期待値レジス
タと、ＲＡＭ部へのデータの書込み及び読出しを実行す
る手段と、その読出しデータとその期待値との照合を行
う手段と、その照合の結果を前記処理装置に報告する照
合結果報告手段とを各々有する事を特徴とする。
も１の処理装置と複数の記憶装置とからなる情報処理装
置において、前記処理装置は前記複数の記憶装置に対し
て同時並列に同じデータの書込み及び読出し・照合を行
なう同時並列書込み要求及び同時並列読出し・照合要求
を発生する手段と、その同時並列書込み実行時の書込み
データ及び同時並列読出し・照合実行時の期待値データ
送出手段とを有し、また前記複数の記憶装置の各々は同
時並列書込み要求及び同時並列読出し・照合要求を受付
ける手段と、前記期待値データを保持する期待値レジス
タと、ＲＡＭ部へのデータの書込み及び読出しを実行す
る手段と、その読出しデータとその期待値との照合を行
う手段と、その照合の結果を前記処理装置に報告する照
合結果報告手段とを各々有する事を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す構成図である。
まず、ファームウェアにより処理装置１で全記憶装置２
への同時並列書込みを実行すると、処理回路１１からリ
クエスト発生回路１４へ出力を送シ、リクエスト発生回
路１４は出力端子１０３を通してリクエスト信号線７へ
同時並列書込み要求を出力する。
への同時並列書込みを実行すると、処理回路１１からリ
クエスト発生回路１４へ出力を送シ、リクエスト発生回
路１４は出力端子１０３を通してリクエスト信号線７へ
同時並列書込み要求を出力する。
また、処理回路１１から記憶装置２内のアドレス及び書
込みデータをアドレスレジスタ１２．データレジスタ１
３へ送り、出力端子１０１．１０２を通してアドレスバ
ス５及びデータバス６へ各々出力する。
込みデータをアドレスレジスタ１２．データレジスタ１
３へ送り、出力端子１０１．１０２を通してアドレスバ
ス５及びデータバス６へ各々出力する。
リクエスト信号ａ７から同時並列書込み要求を受取った
記憶装置２は、アドレスバス５．データバス６から各々
アドレス及びデータを同時に入力し書込みを同時に実行
する。
記憶装置２は、アドレスバス５．データバス６から各々
アドレス及びデータを同時に入力し書込みを同時に実行
する。
記憶装置２では、リクエスト信号線７がら同時並列書込
み要求を入力端子２０３を通して受付回路２４に入力さ
れると、受付回路２４は制御回路２５へ出力を送る。制
御回路２５は、アドレスバス５から入力端子２０１を通
してアドレスレジスタ２６へアドレスを取シ込む制御信
号をアドレスレジスタ２６へ出力し、またデータバス６
から入力端子２０２を通してデータを入力し、アドレス
レジスタ２６からＲＡＭ部２３へ出力されるアドレスへ
書込むため、ＲＡＭ部２３へタイミング信号及びデータ
を出力してＲＡＭ部２３への書込みを実行する。この同
時並列書込みを実行すれば、１つの記憶装置への書込み
に要する時間で、全記憶装置への書込みを実行できる。
み要求を入力端子２０３を通して受付回路２４に入力さ
れると、受付回路２４は制御回路２５へ出力を送る。制
御回路２５は、アドレスバス５から入力端子２０１を通
してアドレスレジスタ２６へアドレスを取シ込む制御信
号をアドレスレジスタ２６へ出力し、またデータバス６
から入力端子２０２を通してデータを入力し、アドレス
レジスタ２６からＲＡＭ部２３へ出力されるアドレスへ
書込むため、ＲＡＭ部２３へタイミング信号及びデータ
を出力してＲＡＭ部２３への書込みを実行する。この同
時並列書込みを実行すれば、１つの記憶装置への書込み
に要する時間で、全記憶装置への書込みを実行できる。
次に、ファームウェアによシ処理装置１で全記憶装置へ
の同時並列読出し・照合を実行すると、処理回路１１か
らリクエスト発生回路１４へ出力を送シ、リクエスト発
生回路１４は出力端子１０３を通してリクエスト信号線
７へ同時並列読出し・照合要求を出力する。また、処理
回路１１から記憶装置内のアドレス及び期待値データを
アドレスレジスタ１２．データレジスタ１３へ送シ、出
力端子１０１，１０２を通してアドレスバス５．データ
バス６へそれぞれ出力する。
の同時並列読出し・照合を実行すると、処理回路１１か
らリクエスト発生回路１４へ出力を送シ、リクエスト発
生回路１４は出力端子１０３を通してリクエスト信号線
７へ同時並列読出し・照合要求を出力する。また、処理
回路１１から記憶装置内のアドレス及び期待値データを
アドレスレジスタ１２．データレジスタ１３へ送シ、出
力端子１０１，１０２を通してアドレスバス５．データ
バス６へそれぞれ出力する。
リクエスト信号線７から同時並列読出し・照合要求を栄
取った記憶装置２は、アドレスバス５゜データバス６か
ら各々アドレス及び期待値データを入力し、読出し・照
合を同時に実行する。
取った記憶装置２は、アドレスバス５゜データバス６か
ら各々アドレス及び期待値データを入力し、読出し・照
合を同時に実行する。
リクエスト信号線７から同時並列読出し・照合要求を入
力端子２０３を通して受付回路２４が入力すると、受付
回路２４は制御回路２５へ出力を送る。制御回路２５は
、アドレスバス５及びデータバス５からそれぞれ入力端
子２０１．２０２を通してアドレス及び期待値データを
それぞれアドレスレジスタ２６９期待値レジスタ２１へ
取シ込む制御信号をそれぞれアドレスレジスタ２６’、
期待値レジスタ２１へ出力し、また、アドレスレジスタ
２６から出力されるアドレスブータラＲＡ Ｍ 部２３
から読出すためのタイミング信号を１（、ＡＭＭ２Ｂ５
出力する。ＲＡＭ部２３から読出しデータを入力すると
制御回路２５は照合回路２２へ読出６一 しデータを送る。
力端子２０３を通して受付回路２４が入力すると、受付
回路２４は制御回路２５へ出力を送る。制御回路２５は
、アドレスバス５及びデータバス５からそれぞれ入力端
子２０１．２０２を通してアドレス及び期待値データを
それぞれアドレスレジスタ２６９期待値レジスタ２１へ
取シ込む制御信号をそれぞれアドレスレジスタ２６’、
期待値レジスタ２１へ出力し、また、アドレスレジスタ
２６から出力されるアドレスブータラＲＡ Ｍ 部２３
から読出すためのタイミング信号を１（、ＡＭＭ２Ｂ５
出力する。ＲＡＭ部２３から読出しデータを入力すると
制御回路２５は照合回路２２へ読出６一 しデータを送る。
照合回路２２は、期待値レジスタ２１の出力及び制御回
路２５から送られた読出しデータを比較照合し、結果を
出力端子２０４．報告信号線８゜入力端子１０４を通し
て処理回路１１へ報告する。
路２５から送られた読出しデータを比較照合し、結果を
出力端子２０４．報告信号線８゜入力端子１０４を通し
て処理回路１１へ報告する。
この同時並列読出し・照合を実行すれば、１つの記憶装
置への読出し・照合に要する時間で、全記憶装置の読出
し・照合を実行できる。
置への読出し・照合に要する時間で、全記憶装置の読出
し・照合を実行できる。
これらの同時並列書込み及び同時並列読出し・照合を行
うことにより、バス上に接続される記憶装置が複数の場
合でも、起動時等における記憶素子の試験時間は１つの
記憶装置の試験に賛する時間で実行できる。
うことにより、バス上に接続される記憶装置が複数の場
合でも、起動時等における記憶素子の試験時間は１つの
記憶装置の試験に賛する時間で実行できる。
以上説明したように本発明は、処理装置から同一バス上
に接続された複数の記憶装置に対して同時並列書込み及
び同時並列読出し・照合を実行することによシ、記憶素
子の試験が１つの記憶装置に対して実行する場合と同じ
時間で、複数の記憶装置に対して実行可能となるので、
起動時等の記憶装置の試験時間を大幅に短縮する効果が
ある。
に接続された複数の記憶装置に対して同時並列書込み及
び同時並列読出し・照合を実行することによシ、記憶素
子の試験が１つの記憶装置に対して実行する場合と同じ
時間で、複数の記憶装置に対して実行可能となるので、
起動時等の記憶装置の試験時間を大幅に短縮する効果が
ある。
第１図は本発明の記憶装置試験方式の一実施例を示す構
成図である。 １・・・処理装置、２・・・記憶装置、５・・・アドレ
スバス、６・・・データバス、７・・・リクエスト信号
線、８・・・報告信号線、１１・・・処理回路、１２・
・・アドレスレジスタ、１３・・・データレジスタ、１
４・・・リクエスト発生回路、２１・・・期待値レジス
タ、２２・・・照合回路、２３・・・ＲＡＭ部、２４・
・・受付回路、２５・・・制御回路、２６・・・アドレ
スレジスタ、 １０１゜１０２．１０３，２０４・・
・出力端子、１０４，２０１゜２０２．２０３・・・入
力端子。 代理人 弁理士 内 原 晋
成図である。 １・・・処理装置、２・・・記憶装置、５・・・アドレ
スバス、６・・・データバス、７・・・リクエスト信号
線、８・・・報告信号線、１１・・・処理回路、１２・
・・アドレスレジスタ、１３・・・データレジスタ、１
４・・・リクエスト発生回路、２１・・・期待値レジス
タ、２２・・・照合回路、２３・・・ＲＡＭ部、２４・
・・受付回路、２５・・・制御回路、２６・・・アドレ
スレジスタ、 １０１゜１０２．１０３，２０４・・
・出力端子、１０４，２０１゜２０２．２０３・・・入
力端子。 代理人 弁理士 内 原 晋
Claims (1)
- バス結合された少なくとも１の処理装置と複数の記憶装
置とからなる情報処理装置において、前記処理装置は前
記複数の記憶装置に対して同時並列に同じデータの書込
み及び読出し照合を行なう同時並列書込み要求及び同時
並列読出し・照合要求を発生する手段と、その同時並列
書込み実行時の書込みデータ及び同時並列読出し・照合
実行時の期待値データ送出手段とを有し、また前記複数
の記憶装置の各々は同時並列書込み要求及び同時並列読
出し・照合要求を受付ける手段と、前記期待値データを
保持する期待値レジスタと、ＲＡＭ部へのデータの書込
み及び読出しを実行する手段と、その読出しデータとそ
の期待値との照合を行う手段と、その照合の結果を前記
処理装置に報告する照合結果報告手段とを各々有する事
を特徴とする記憶装置試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034462A JPH01207860A (ja) | 1988-02-16 | 1988-02-16 | 記憶装置試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034462A JPH01207860A (ja) | 1988-02-16 | 1988-02-16 | 記憶装置試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01207860A true JPH01207860A (ja) | 1989-08-21 |
Family
ID=12414913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63034462A Pending JPH01207860A (ja) | 1988-02-16 | 1988-02-16 | 記憶装置試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01207860A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105302688A (zh) * | 2015-09-18 | 2016-02-03 | 许继集团有限公司 | 一种并行总线自检方法及*** |
-
1988
- 1988-02-16 JP JP63034462A patent/JPH01207860A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105302688A (zh) * | 2015-09-18 | 2016-02-03 | 许继集团有限公司 | 一种并行总线自检方法及*** |
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