JPH0120453B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はメモリアクセス回路、特に２個の演算
処理装置の各々によつて同一メモリをアクセスす
るメモリアクセス回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory access circuit, and particularly to a memory access circuit in which each of two arithmetic processing units accesses the same memory.

近年の高速フアクシミリ装置に於いては、画信
号の高速処理を画るために、原稿から読取つた画
情報データをメモリに書込んで行きながら、この
メモリの既に書込みが終了した番地のデータを読
出して圧縮符号化等を行なつている。このように
メモリの書込みと読出しを並行して実行するに
は、通常、マイクロプロセツサ（以下、MPUと
略記する）等の演算処理装置を２個使用し、その
一方が書込みアクセスを実行している時に、他方
が読出しアクセスを行なうようにしていた。 In recent high-speed facsimile machines, in order to perform high-speed processing of image signals, while writing the image information data read from the original into the memory, the data at the address where writing has already been completed is read out from this memory. compression encoding, etc. To execute memory writes and reads in parallel in this way, two arithmetic processing units such as microprocessors (hereinafter abbreviated as MPUs) are usually used, and one of them executes the write access. When the other party is in the same state, the other party is allowed to perform read access.

すなわち、第１図はMPUを２個使用して上述
の如きアクセスを行なう従来のアクセス回路を示
しており、１，２は第１第2MPU、３はRAM
（ランダム・アクセス・メモリ）、４，５は上記第
１第2MPU１，２のアドレス・コントロールバス
AB₁，AB₂に夫々設けられた第１第２バスゲート
回路、６，７は同様に上記各MPUのデータバス
DB₁，DB₂に夫々設けられた第３第４のバスゲー
ト回路、８，９は第１第2MPUから前記各バス
AB₁，AB₂を通つて送られるアドレス信号を検知
して先の第１第３バスゲート回路４，６及び第２
第４バスゲート回路２，７を開くよう制御する第
１第２デコーダ回路、L₁，L₂は第１第2MPUが
夫々アクセス動作中であることを示す信号ａ，ｂ
（アクセス時に何れも“１”となる）が出力され
る信号ラインである。なお、メモリのＷ／Ｒ（書
込み・読出し）制御信号等が通るコントロールバ
スは、本来、アドレスバスとは別のものである
が、ここでは便宜上その両者を一括して前述の如
くアドレス・コントロールバスと称している。 That is, FIG. 1 shows a conventional access circuit that performs the above-mentioned access using two MPUs, 1 and 2 are the first and second MPUs, and 3 is the RAM.
(Random access memory), 4 and 5 are address control buses of the first and second MPUs 1 and 2 above.
The first and second bus gate circuits provided in AB ₁ and AB ₂ respectively, and 6 and 7 are the data buses of each MPU mentioned above.
3rd and 4th bus gate circuits provided in DB ₁ and DB ₂ , respectively; 8 and 9 connect the first and second MPUs to the respective buses;
Detecting the address signal sent through AB ₁ and AB ₂ , the first and third bus gate circuits 4 and 6 and the second
The first and second decoder circuits control opening of the fourth bus gate circuits 2 and 7, and _L1 and _L2 are signals a and b indicating that the first and second MPUs are in access operation, respectively.
(all become "1" at the time of access) are output signal lines. Note that the control bus through which memory W/R (write/read) control signals, etc. pass is originally separate from the address bus, but for convenience, both are collectively referred to as the address/control bus as described above. It is called.

この第１図の動作は第２図Ａ，Ｂに夫々示す第
１第2MPU１，２のプログラムフローチヤートか
ら明らかなように、例えば第1MPU１がRAM３
をアクセス（書込み又は読出し）する場合には、
アクセスに先立ち信号ａ，ａ＝“１”を出力し、
そののち第2MPU２からの信号ｂをチエツクし、
ｂ＝“０”であることを確認したら、そのアクセ
スしようとする番地のアドレス信号及びＷ／Ｒ制
御信号をバスAB₁に導出する。この時、第１デコ
ーダ回路８は上記アドレス信号を検知して第１第
３バスゲート回路４，６を開くので、RAM３の
上記番地の書込み又は読出しが行なわれ、その終
了後に先の信号ａをａ＝“０”に戻すのである。
また第2MPU２によるアクセスの場合も同様であ
る。尚、第1MPU１と第2MPU２とが同時にアク
セスされた場合には、第1MPU１の処理が優先す
る。 As is clear from the program flowcharts of the first and second MPUs 1 and 2 shown in FIGS. 2A and 2B, the operation shown in FIG.
When accessing (writing or reading)
Prior to access, output signals a, a="1",
After that, check the signal b from the second MPU2,
After confirming that b="0", the address signal and W/R control signal of the address to be accessed are derived to the bus _AB1 . At this time, the first decoder circuit 8 detects the address signal and opens the first and third bus gate circuits 4 and 6, so that writing or reading of the address in the RAM 3 is performed, and after that, the previous signal a is read. It returns a to "0".
The same applies to access by the second MPU2. Note that when the first MPU 1 and the second MPU 2 are accessed at the same time, the processing of the first MPU 1 takes priority.

ところで、斯る従来例では第１第2MPU１，２
ともそれぞれの処理を並行して進めることができ
るが、RAM３をアクセスする場合に他方がアク
セス中であるか否かを判断する必要があるため、
上記各MPUのプログラムが複雑になると共に、
メモリアクセスの際の一連の処理が終了するのに
時間が比較的長くかかると云う欠点がある。 By the way, in such a conventional example, the first and second MPUs 1 and 2
Both processes can proceed in parallel, but when accessing RAM3, it is necessary to determine whether the other is currently accessing.
As the programs for each of the above MPUs become more complex,
The disadvantage is that it takes a relatively long time to complete a series of processes during memory access.

そこで、本発明は斯る欠点を解消すべくなされ
たものであり、以下、その一実施例について説明
する。 Therefore, the present invention has been devised to eliminate such drawbacks, and one embodiment thereof will be described below.

第３図に示す本発明の実施例では第１図と同一
のものに同じ図番を付し異なる点についてのみ説
明すると、第１デコーダ８の出力によつて切換わ
る第１第２のバスセレクタ回路１１，１２を設
け、その第１バスセレクタ回路１１をRAM３と
第１第2MPU１，２の各アドレス・コントロール
バスAB₁，AB₂との間に接続し、第２バスセレク
タ回路１２をRAM３と上記第１第2MPUの各デ
ータバスDB₁，DB₂との間に接続すると共に、第
１第２デコーダ回路８，９の各出力を入力とする
アンドゲート１３の出力でセツトされるRSフリ
ツプ・フロツプ１４をアクセスオーバラツプ検出
回路として設け、その出力Ｓ，Ｓ＝“１”が第
2MPU２に入力された時にこの第2MPUが前記
RAM３の同一番地を再度アクセスし、その後に
信号ｒ，ｒ＝“１”を出力して上記フリツプ・フ
ロツプ１４をリセツトするようになつている。 In the embodiment of the present invention shown in FIG. 3, the same parts as in FIG. Circuits 11 and 12 are provided, the first bus selector circuit 11 is connected between the RAM 3 and each address/control bus AB 1 and AB 2 of the first and second MPUs 1 and 2, and the second bus selector circuit 12 is connected between the RAM 3 and the address/control buses AB ₁ and AB ₂ of the first and second MPUs 1 and 2, respectively. The RS flip circuit is connected between the data buses DB ₁ and DB ₂ of the first and second MPUs and is set by the output of an AND gate 13 which receives the outputs of the first and second decoder circuits 8 and 9 as inputs. The flop 14 is provided as an access overlap detection circuit, and its output S, S="1" is the first
2When input to MPU2, this second MPU
The same address in the RAM 3 is accessed again, and then signals r, r="1" are outputted to reset the flip-flop 14.

斯る実施例に於いて、先ず第1MPU１がRAM
３をアクセス（書込み又は読出し）する時は、第
1MPU１からバスAB₁を通つて出力されたアドレ
ス信号とＷ／Ｒ制御信号のうちアドレス信号を第
１デコーダ回路９が検知し、その検知出力CS₁
（第５図参照）によつて第１第２バスセレクタ回
路１１，１２（この両回路は通常はバスAB₂，
DB₂側に切換つている）を夫々バスAB₁，DB₁側
に切換えることにより、そのアクセスが実行され
る。その際、この動作は、第４図Ａに示す第
1MPU１のプログラムフローチヤートからも明ら
かなように、第2MPU２の動作とは全く関係なく
独立して行なわれる。次に第2MPU２がRAM３
をアクセス（書込み又は読出し）する時は、第１
第２バスセレクタ回路１１，１２は前述の如く
夫々バスAB₁，AB₂側に切換わつているので、そ
のアクセスが直ちに行なわれることになる。しか
し、その際、前述と同様に第2MPU２からのアド
レス信号を検知する第２デコーダ回路９の出力
CS₂が先の第１デコーダ回路８の出力CS₁とオー
バラツプするタイミングで出力（第５図参照）さ
れた時即ちRAM３が第１第2MPU１，２によつ
て略同時にアクセスされた時は、アンドゲート１
３の出力によつてセツトされたフリツプ・フロツ
プ１４の出力Ｓ，Ｓ＝“１”が第2MPU２に入力
される。それ故、この第2MPU２は、先のアクセ
スが正しく実行されなかつたと判断してRAM３
の前と同一番地を再度アクセスし、その後に上記
フリツプ・フロツプ１４を信号ｒでリセツトする
（第５図参照）のである。この場合の第2MPU２
のプログラムフローチヤートが第４図Ｂに示され
ている。 In this embodiment, first, the first MPU 1 uses RAM.
When accessing (writing or reading) 3.
The first decoder circuit 9 detects the address signal among the address signal and W/R control signal outputted from the 1MPU 1 through the bus AB ₁ , and outputs the detection output CS _1.
(see FIG. 5), the first and second bus selector circuits 11, 12 (both circuits normally connect buses AB ₂ ,
The access is executed by switching the buses AB ₁ and DB ₁ to the buses AB ₁ and DB 1, respectively. In this case, this operation is performed as shown in FIG. 4A.
As is clear from the program flowchart of the 1MPU 1, it is performed independently and completely unrelated to the operation of the 2nd MPU 2. Next, the second MPU2 is RAM3
When accessing (writing or reading)
Since the second bus selector circuits 11 and 12 have been switched to the buses AB ₁ and AB ₂ , respectively, as described above, the access is immediately performed. However, in this case, the output of the second decoder circuit 9 that detects the address signal from the second MPU 2 as described above
When CS ₂ is output at a timing that overlaps with the output CS ₁ of the first decoder circuit 8 (see FIG. 5), that is, when the RAM 3 is accessed by the first and second MPUs 1 and 2 almost simultaneously, the AND gate 1
The outputs S, S="1" of the flip-flop 14 set by the output of the second MPU 3 are input to the second MPU 2. Therefore, this second MPU2 determines that the previous access was not executed correctly and uses the RAM3.
The same address as before is accessed again, and then the flip-flop 14 is reset with the signal r (see FIG. 5). 2nd MPU2 in this case
A program flowchart is shown in FIG. 4B.

ここで、第1MPU１がRAM３を２回以上連続
してアクセスする場合でも、アドレス（信号）の
インクリメント、読出したデータの保存又は次に
書込むデータの準備、最終アドレスか否かの判断
等に若干の時間を要するので、第2MPU２がフリ
ツプ・フロツプ１４の出力Ｓ，Ｓ＝“１”を得た
場合は、同一番地の２回目のアクセスをその１回
目のアクセスの終了後直ちに（第５図参照）すれ
ば、２回目のアクセスは必ず正しく実行されるこ
となり、従つて、２回目のアクセス後に前記フリ
ツプ・フロツプ１４を無条件にリセツトすればよ
い訳である。 Here, even if the first MPU 1 accesses the RAM 3 two or more times in succession, there will be some delays in incrementing the address (signal), saving the read data or preparing the next data to be written, and determining whether it is the final address or not. Therefore, when the second MPU 2 obtains the output S, S = "1" from the flip-flop 14, it accesses the same address a second time immediately after the first access (see Figure 5). ), the second access will definitely be executed correctly, and therefore, it is sufficient to unconditionally reset the flip-flop 14 after the second access.

なお、叙上の説明では第2MPU２による同一番
地の２回目のアクセスが正しく行なわれたか否か
のチエツクは、前述の理由によつて不要であると
したが、勿論行なうようにしてもよい。その場合
は、２回目のアクセスの前に前述のリセツト信号
ｒを出力すればよい訳であるが、ただしこの場合
には２回目のチエツクに要する時間だけ長く時間
がかかることになる。 In the above explanation, it is assumed that checking whether or not the second access to the same location was correctly performed by the second MPU 2 is unnecessary for the above-mentioned reason, but it may of course be performed. In that case, it is sufficient to output the above-mentioned reset signal r before the second access, but in this case, it will take as much time as the second check.

以上の如く本発明のメモリアクセス回路に依れ
ば、マイクロプロセツサ等の演算処理装置を２個
使用し、その各々によつて同一のメモリをアクセ
スする場合に、一方の演算処理装置は他方の演算
処理装置の動作に全く無関係にアクセスでき、ま
た、他方の演算処理装置もメモリをアクセスした
後にそのアクセスのオーバラツプを検出する回路
の出力をチエツクし、その検出出力がセツトされ
ておれば上記メモリの同一番地を再度アクセスす
ると共に、上記検出回路をリセツトするだけでよ
く、相手側の演算処理装置がアクセス中であるか
否かを全く判断する必要がない。それゆえ、２個
の演算処理装置の各々による高速アクセスが可能
となり、また、その各プログラムも非常に簡単に
組むことができるので、高速フアクシミリ装置等
に好適である。 As described above, according to the memory access circuit of the present invention, when two arithmetic processing units such as microprocessors are used and each of them accesses the same memory, one arithmetic processing unit can access the other arithmetic processing unit. It can be accessed completely independently of the operation of the arithmetic processing unit, and after the other arithmetic processing unit also accesses the memory, it checks the output of a circuit that detects overlap in the access, and if the detection output is set, the memory is accessed. It is only necessary to access the same address again and reset the detection circuit, and there is no need to judge whether or not the other party's arithmetic processing unit is accessing. Therefore, high-speed access by each of the two arithmetic processing units is possible, and each program can be assembled very easily, making it suitable for high-speed facsimile machines and the like.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のメモリアクセス回路を示すブロ
ツク図、第２図はこの場合のマイクロプロセツサ
のプログラムフローチヤートを示す図、第３図は
本発明の一実施例を示すブロツク図、第４図はそ
の場合のマイクロプロセツサのプログラムフロー
チヤートを示す図、第５図は第３図の各部のタイ
ムチヤートを示す図である。 １，２……第１第２マイクロプロセツサ、３…
…ランダムアクセスメモリ、８，９……第１第２
デコーダ回路、１１，１２……第１第２バスセレ
クタ回路、１４……RSフリツプ・フロツプ（ア
クセスオーバラツプ検出回路）。 FIG. 1 is a block diagram showing a conventional memory access circuit, FIG. 2 is a diagram showing a program flowchart of a microprocessor in this case, FIG. 3 is a block diagram showing an embodiment of the present invention, and FIG. 5 is a diagram showing a program flowchart of the microprocessor in that case, and FIG. 5 is a diagram showing a time chart of each part of FIG. 3. 1, 2...first and second microprocessors, 3...
...Random access memory, 8, 9...1st 2nd
Decoder circuit, 11, 12...first and second bus selector circuit, 14...RS flip-flop (access overlap detection circuit).

Claims (1)

【特許請求の範囲】[Claims] １ ２個の演算処理装置と、この演算処理装置の
各々によつてアクセスされるメモリ回路と、この
メモリ回路を前記各演算処理装置のアドレスバス
及びデータバスにそれぞれ選択的に接続するバス
セレクタ回路と、前記各演算処理装置によるアク
セス時がオーバラツプした際にそれを検出してセ
ツトされる検出回路とを備え、前記バスセレクタ
回路は一方の演算処理装置によつて切換られ、前
記検出回路は検出出力を他方の演算処理装置に入
力し、この他方の演算処理装置は上記検出出力を
得ると前記メモリ回路の同一番地を再度アクセス
すると共に前記検出回路をリセツトするようにし
てなるメモリアクセス回路。1. Two arithmetic processing units, a memory circuit accessed by each of the arithmetic processing units, and a bus selector circuit that selectively connects the memory circuit to the address bus and data bus of each of the arithmetic processing units. and a detection circuit that detects and sets when access times by the respective arithmetic processing units overlap, the bus selector circuit being switched by one of the arithmetic processing units, and the detection circuit detecting overlap. An output is input to another arithmetic processing unit, and when the other arithmetic processing unit obtains the detection output, it accesses the same location of the memory circuit again and resets the detection circuit.