JPH0656603B2 - Data processing system - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理技術さらにはデュアルポートＲ
ＡＭ（ランダム・アクセス・メモリ）を有するシステム
に適用して特に有効な技術に関し、例えば、２以上のマ
イクロプロセッサ間の通信方式に利用して有効な技術に
関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention is directed to data processing technology and further to dual port R.
The present invention relates to a technique particularly effective when applied to a system having an AM (random access memory), for example, a technique effectively applied to a communication method between two or more microprocessors.

［従来の技術］ パーソナルコンピュータのようなマイクロコンピュータ
システムでは、２個以上のマイクロコンピュータ（もし
くはマイクロプロセッサ）を用いて１つのシステムを構
成することがある。この場合、一般的には一方がマスタ
マイクロコンピュータとして、また他方がこれを補助す
るスレーブマイクロコンピュータとして使われる。[Prior Art] In a microcomputer system such as a personal computer, one system may be configured by using two or more microcomputers (or microprocessors). In this case, one is generally used as a master microcomputer and the other is used as a slave microcomputer to assist it.

このような２つのマイクロコンピュータを有するシステ
ムでは、マスタ側とスレーブ側のマイクロコンピュータ
との間で通信が必要となる。そこで、この通信を高速で
行なえるようにするため、デュアルポートＲＡＭ（もし
くはレジスタ）を用いたパラレル方式の通信方式につい
て検討した。In a system having such two microcomputers, communication is required between the master and slave microcomputers. Therefore, in order to enable this communication at high speed, a parallel communication method using a dual port RAM (or register) was examined.

すなわち、第３図に示すようにマスタ側マイコン１ａと
スレーブ側マイコン１ｂとの間にデュアルポートＲＡＭ
２を介在させてバス３ａ，３ｂで接続し、一方のマイコ
ンでデュアルポートＲＡＭに書き込んだデータを他方の
マイコンで読み取ることで２つのマイコン間の通信を行
なうというものである。That is, as shown in FIG. 3, a dual port RAM is provided between the master side microcomputer 1a and the slave side microcomputer 1b.
2 is connected via buses 3a and 3b, and the data written in the dual port RAM by one microcomputer is read by the other microcomputer to perform communication between the two microcomputers.

［発明が解決しようとする問題点］ デュアルポートＲＡＭは、マスタ側マイコンおよびスレ
ーブ側マイコンいずれの側からでもデータの読出し、書
込みを行なうことができる。しかしながら、マスタ側と
スレーブ側の両方から同時にデュアルポートＲＡＭに書
込みを行なうと、データの競合が生じて誤ったデータが
書き込まれ、正しい通信内容の伝達が行なえなくなるお
それがある。[Problems to be Solved by the Invention] The dual port RAM can read and write data from either the master-side microcomputer or the slave-side microcomputer. However, if data is simultaneously written to the dual port RAM from both the master side and the slave side, data conflict may occur, erroneous data may be written, and correct communication may not be transmitted.

そこで、デュアルポートＲＡＭに対する書込みの権利を
どちらのマイコンが持つかをそれぞれマイコンのソフト
ウェアで決めてやり、ソフトウェアによる調停でデュア
ルポートＲＡＭにおけるデータの競合を回避する方法も
考えられる。Therefore, a method of deciding which microcomputer has the right to write to the dual port RAM by the software of each microcomputer and arbitrating by the software to avoid data conflict in the dual port RAM can be considered.

しかしながら、ソフトウェアによるデュアルポートＲＡ
Ｍに対する書込み権の調停方式では、調停のためのソフ
トウェアのオーバヘッドが大きくなってしまう。また、
ソフトウェアによる調停では、約束を無視してしまえば
デュアルポートＲＡＭに対する書込みが行なえるので、
データの競合が必ず回避できるものではない。However, dual port RA by software
In the arbitration method of the write right for M, the software overhead for arbitration increases. Also,
In software arbitration, if you ignore the promise, you can write to the dual port RAM,
Data races cannot always be avoided.

この発明の目的は、２以上のマイクロコンピュータもし
くはマイクロプロセッサを有するシステムにおいて、デ
ュアルポートＲＡＭ（もしくはレジスタ）を用いて各マ
イクロコンピュータ間で高速に、しかもデータの競合を
生じることなくデータの通信を行なえるようにすること
にある。An object of the present invention is to enable data communication at high speed between the microcomputers using a dual port RAM (or register) in a system having two or more microcomputers or microprocessors and without causing data competition. To do so.

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。[Means for Solving Problems] An outline of typical ones of inventions disclosed in the present application will be described below.

すなわち、２つのマイクロコンピュータとこれらに共通
のデュアルポート・レジスタ（もしくはＲＡＭ）を有す
るシステムにおいて、双方向の読出し書込みが可能なデ
ュアルポート・レジスタの１つを一方のマイクロコンピ
ュータの側のみからしか書込みが行なえない２重バッフ
ァとし、この２重バッファに対しいずれの側のマイクロ
コンピュータが先に書込みを行なったか判定し、上記デ
ュアルポート・レジスタを他方のマイクロコンピュータ
から切り離す信号を形成する調停回路を設けるものであ
る。That is, in a system having two microcomputers and a dual port register (or RAM) common to them, one of the dual port registers capable of bidirectional reading and writing is written only from one microcomputer side. And a arbitration circuit for forming a signal for disconnecting the dual port register from the other microcomputer by judging which side of the dual buffer has written first to the double buffer. It is a thing.

［作用］ 上記手段によれば、最初に書込みを行なう２重バッファ
構造のレジスタは一方の側からしか書込みが行なえない
とともに、他のデュアルポート・レジスタは後から書込
みに行ったマイクロコンピュータと切り離されるという
作用により、データの競合を生じることなくデュアルポ
ート・レジスタに対する書込みが行なえ、これによって
２つのマイクロコンピュータ間の高速のパラレル通信を
可能にするという上記目的を達成することができる。[Operation] According to the above means, the register having the double buffer structure to which data is first written can be written only from one side, and the other dual port registers are separated from the microcomputer to which data is written later. By the action, the dual port register can be written without causing data competition, thereby achieving the above-mentioned object of enabling high speed parallel communication between the two microcomputers.

［実施例］ 第１図には、本発明を２つのマイクロコンピュータを有
するシステムにおけるマイクロコンピュータ間の通信方
式に適用した場合の一実施例が示されている。[Embodiment] FIG. 1 shows an embodiment in which the present invention is applied to a communication system between microcomputers in a system having two microcomputers.

同図において、符号Ｒ₁〜Ｒｎで示されているのは、デ
ュアルポート（双方向）レジスタで、これらのデュアル
ポート・レジスタＲ₁〜Ｒｎは、データバス３ａおよび
３ｂを介してマスタ側とスレーブ側のマイクロコンピュ
ータ１ａと１ｂにそれぞれ接続されている。また、これ
らのデュアルポート・レジスタＲ₁〜Ｒｎとデータバス
３ａ，３ｂ間にはゲートＧａ₁〜Ｇａｎ，Ｇｂ₁〜Ｇｂｎ
が設けられ、このゲートＧａ₁〜Ｇａｎ，Ｇｂ₁〜Ｇｂｎ
によって各レジスタＲ₁〜Ｒｎをデータバス３ａ，３ｂ
から切り離したり接続したりすることができるようにさ
れている。In the figure, reference numerals R _{1 to} Rn indicate dual port (bidirectional) registers, and these dual port registers R _{1 to} Rn are connected to the master side and the slave side via the data buses 3 a and 3 b. Side microcomputers 1a and 1b, respectively. Further, gates Ga _{1 to} Gan and Gb _{1 to} Gbn are provided between these dual port registers R _{1 to} Rn and the data buses 3a and 3b.
Are provided, and the gates Ga _{1 to} Gan and Gb _{1 to} Gbn are provided.
To connect the registers R _{1 to} Rn to the data buses 3a and 3b
It is designed so that it can be disconnected from or connected to.

上記各デュアルポート・レジスタＲ₁〜Ｒｎは、マイク
ロコンピュータ１ａ，１ｂからそれぞれ出力されるアド
レス信号をデコードするアドレスデコーダ５ａ，５ｂか
らのレジスタセレクト信号ＲＳ₁〜ＲＳｎ，ＲＳ₁′〜Ｒ
Ｓｎ′によって選択され、選択されたレジスタに対して
のみデータを書き込んだり読み出したりすることができ
るようにされる。Each dual port register R ₁ ~Rn includes a microcomputer 1a, the address decoder 5a to decode the address signals output from the 1b, the register from 5b select signal RS ₁ ~RSn, RS ₁ '~R
It is selected by Sn 'so that data can be written and read only in the selected register.

そして、この実施例では上記デュアルポート・レジスタ
Ｒ₁〜Ｒｎとは別個に、一方通行のレジスタＲ₀とＲ₀′
が設けられている。このうち、レジスタＲ₀はマスタ側
マイクロコンピュータ１ａから書き込んでスレーブ側マ
イクロコンピュータ１ｂへ読み出すことができるよう
に、またＲ₀′はスレーブ側マイクロコンピュータ１ｂ
から書き込んでマスタ側マイクロコンピュータ１ａへ読
み出すことができるように構成されている。In this embodiment, the one-way registers R ₀ and R ₀ ′ are provided separately from the dual port registers R _{1 to} Rn.
Is provided. Of these registers, the register R ₀ can be written from the master side microcomputer 1a and read out to the slave side microcomputer 1b, and R ₀ ′ is the slave side microcomputer 1b.
From the master side microcomputer 1a.

しかも、これらのレジスタＲ₀とＲ₀′には同一のアドレ
スが割り振れており、マスタ側マイクロコンピュータ１
ａからそのアドレスが出力されると、アドレスデコーダ
５ａによりセレクト信号ＲＳ₀が形成されてレジスタＲ₀
が選択され、書込み可能にされる。また、スレーブ側マ
イクロコンピュータからそのアドレスが出力されると、
アドレスデコーダ５ｂによりセレクト信号ＲＳ₀′が形
成されて、レジスタＲ₀′が選択されるようになってい
る。Moreover, the same address is assigned to these registers R ₀ and R ₀ ′, and the master side microcomputer 1
When the address is output from a, the select signal RS ₀ is generated by the address decoder 5a and the register R _{0 is generated.}
Is selected and writable. Also, when the address is output from the slave side microcomputer,
A select signal RS ₀ ′ is formed by the address decoder 5b and the register R ₀ ′ is selected.

さらに、この実施例では、マスタ側とスレーブ側のマイ
クロコンピュータ１ａと１ｂからデュアルポート・レジ
スタ群に対して同時にデータの書込みがあった場合に早
い方に書込み権を与え、他方のマイクロコンピュータか
らの書込みを禁止する調停回路４が設けられている。こ
の調停回路４にはいずれのマイクロコンピュータの側か
らの書込みが早いか判定する優先回路が設けられてい
る。Further, in this embodiment, when the master side and slave side microcomputers 1a and 1b simultaneously write data to the dual port register group, the write right is given to the earlier one and the other microcomputer from the other side. An arbitration circuit 4 for prohibiting writing is provided. The arbitration circuit 4 is provided with a priority circuit for determining which microcomputer is writing faster.

すなわち、調停回路４にはデュアルポート・レジスタの
ためのセレクト信号ＲＳ₀およびＲＳ₀′が入力され、い
ずれの信号の変化の方が早いか優先回路で判定する。そ
して、例えばセレクト信号ＲＳ₀の変化の方が早い場合
には、スレーブ側のゲートＧｂ₁〜Ｇｂｎを閉じて各デ
ュアルポート・レジスタＲ₁〜Ｒｎをデータバス３ｂか
ら切り離す。また、セレクト信号ＲＳｏ′の変化の方が
早い場合には、マスタ側のゲートＧａ₁〜Ｇａｎを閉じ
て各デュアルポート・レジスタＲ₁〜Ｒｎをデータバス
３ａから切り離す。That is, the select signals RS ₀ and RS ₀ ′ for the dual port register are input to the arbitration circuit 4, and the priority circuit determines which signal changes faster. Then, for example, when the change of the select signal RS ₀ is earlier, the slave side gates Gb _{1 to} Gbn are closed to disconnect the dual port registers R _{1 to} Rn from the data bus 3b. Further, when the direction of change of the select signal RSo 'is earlier, close the gate Ga ₁ ~Gan master side disconnecting each dual port register R ₁ ~Rn from the data bus 3a.

従って、この実施例では、同一のアドレスが割り振られ
たレジスタ（２重バッファ）Ｒ₀，Ｒ₀′に対してマスタ
側マイクロコンピュータ１ａの方が先に書込みを行なっ
た場合には、調停回路４によりレジスタＲ₁〜Ｒｎがデ
ータバス３ｂから切り離されるため、スレーブ側マイク
ロコンピュータ１ｂはレジスタＲ₁〜Ｒｎに対し書込み
が行なえない。同様にして、レジスタ（２重バッファ）
Ｒ₀，Ｒ₀′に対してスレーブ側マイクロコンピュータ１
ｂの方が先に書込みを行なった場合には、調停回路４に
よりレジスタＲ₁〜Ｒｎがデータバス３ａから切り離さ
れるため、マスタ側マイクロコンピュータ１ａはレジス
タＲ₁〜Ｒｎに対し書込みが行なえない。しかも、この
実施例では先頭のレジスタのような適当なレジスタが２
重バッファにされているため、マスタ側とスレーブ側か
らほぼ同時に書込みがあってもデータの競合が避けられ
ると共に、その間に調停回路４によってバス３ａまたは
３ｂの切り離しが行なわれるため共通のレジスタＲ₁〜
Ｒｎに対するデータの競合も回避される。Therefore, in this embodiment, when the master side microcomputer 1a first writes to the registers (double buffers) R ₀ and R ₀ ′ to which the same address is assigned, the arbitration circuit 4 As a result, the registers R _{1 to} Rn are separated from the data bus 3b, so that the slave microcomputer 1b cannot write to the registers R _{1 to} Rn. Similarly, register (double buffer)
Slave side microcomputer 1 for R ₀ and R ₀ ′
If b is written first, the arbitration circuit 4 disconnects the registers R _{1 to} Rn from the data bus 3a, so the master side microcomputer 1a cannot write to the registers R _{1 to} Rn. Moreover, in this embodiment, there are two suitable registers such as the top register.
Since it is a double buffer, contention of data is avoided even if writing is performed from the master side and the slave side almost at the same time, and the bus 3a or 3b is disconnected by the arbitration circuit 4 during that time, so that the common register R ₁ ~
Data conflicts for Rn are also avoided.

また、上記調停回路４内にはフラグＦが設けられてお
り、バスのゲートＧａｉ，Ｇｂｉによる切り離しに対応
してフラグＦがセットされ、いずれの側のマイクロコン
ピュータにデュアルポート・レジスタＲ₁〜Ｒｎに対す
る書込み権があるか指示できるようにされている。従っ
て、マイクロコンピュータ１ａと１ｂはそれぞれこのフ
ラグＦを調べることによって、自分が送信すなわちデュ
アルポート・レジスタに対する書込みが行なえるか否か
知ることができる。この調停回路４はコントロールレジ
スタとして構成され、データバス３ａ，３ｂを介して各
マイクロコンピュータ１ａ，１ｂに接続されており、い
つでもマイクロコンピュータ１ａ，１ｂが読出しを行な
えるようになっている。Further, a flag F is provided in the arbitration circuit 4, and the flag F is set corresponding to the disconnection by the gates Gai and Gbi of the bus, and the dual port registers R _{1 to} Rn are provided to either side of the microcomputer. You can specify whether you have write permission for Therefore, the microcomputers 1a and 1b can know whether or not they can transmit, that is, write to the dual port register, by examining the flag F. The arbitration circuit 4 is configured as a control register and is connected to the microcomputers 1a and 1b via the data buses 3a and 3b so that the microcomputers 1a and 1b can read data at any time.

さらに、この調停回路４にはアドレスデコーダ５ａおよ
び５ｂから最終レジスタＲｎに供給されるセレクト信号
ＲＳｎ，ＲＳｎ′が入力されており、この信号ＲＳｎ，
ＲＳｎ′が入って来ることにより、マイクロコンピュー
タ１ａまたは１ｂによるデュアルポート・レジスタＲ₁
〜Ｒｎに対する書込みが終了したことを知ると、調停回
路４は他方のマイクロコンピュータへ終了信号ＥＮＤ，
ＥＮＤ′を送出するようにされている。Further, select signals RSn, RSn 'supplied from the address decoders 5a and 5b to the final register Rn are input to the arbitration circuit 4, and these signal RSn,
When RSn 'comes in, the dual port register R ₁ by the microcomputer 1a or 1b
When the arbitration circuit 4 knows that the writing to ~ Rn is finished, it sends the end signal END,
It is designed to send END '.

また、終了信号ＥＮＤ，ＥＮＤ′が出力された時点でゲ
ートＧａｉまたはＧａｉによるバス３ａ，３ｂの切り離
しが終了し、レジスタＲ₁〜Ｒｎはバス３ａと３ｂに接
続された状態になる。The bus 3a by the gate Gai or Gai upon termination signal END, END 'is output, disconnection of 3b is completed, the register R ₁ ~Rn is in a state connected to the bus 3a and 3b.

従って、マイクロコンピュータ１ａ，１ｂはこの終了信
号ＥＮＤ，ＥＮＤ′を受けてからレジスタＲ₀〜Ｒｎ内
のデータの読み出しに行くことによって、マイクロコン
ピュータ１ａ，１ｂのパラレルデータ通信が実行され
る。Therefore, the microcomputers 1a and 1b receive the end signals END and END 'and then read the data in the registers _{R0 to} Rn, whereby the parallel data communication of the microcomputers 1a and 1b is executed.

第２図に本発明の他の実施例を示す。FIG. 2 shows another embodiment of the present invention.

この実施例は、前記実施例におけるデュアルポート・レ
ジスタ群Ｒ₀〜Ｒｎおよび調停回路４を、シングルチッ
プマイクロコンピュータに内蔵させたものを用いてシス
テムを構成したものを示す。In this embodiment, a system is constructed by using the dual port register groups R _{0 to} Rn and the arbitration circuit 4 in the above-mentioned embodiment incorporated in a single chip microcomputer.

すなわち、この実施例では、マイクロプロセッサ１１
と、このマイクロプロセッサ１１にアドレスバス１２，
データバス１３およびコントロールバス１４を介して接
続されたメモリ１５および周辺ＩＣ１６とによってマス
タ側マイクロコンピュータが構成されている。そして、
このマスタ側マイクロコンピュータに対して、双方向Ｒ
ＡＭ２１を内蔵したシングルチップマイクロコンピュー
タ２０が、スレーブ側マイクロコンピュータとして接続
されている。That is, in this embodiment, the microprocessor 11
The microprocessor 11 has an address bus 12,
The memory 15 and the peripheral IC 16 connected via the data bus 13 and the control bus 14 constitute a master side microcomputer. And
Bidirectional R for this master side microcomputer
A single-chip microcomputer 20 incorporating the AM 21 is connected as a slave side microcomputer.

このシングルチップマイクロコンピュータ２０は、第１
図におけるマイクロコンピュータ１ｂのチップ上に、デ
ュアルポート・レジスタＲ₀〜Ｒｎ、ゲートＧａ₁〜Ｇａ
ｎ、Ｇｂ₁〜Ｇｂｎ、調停回路４およびアドレスデコー
ダ５ａ，５ｂを内蔵させたものである。なお、同図にお
いて、１７はマイクロプロセッサ１１から出力されるア
ドレス信号をデコードして、メモリ１５や周辺ＩＣ１６
およびスレーブ側マイクロコンピュータ２０に対するチ
ップセレクト信号ＣＥ₁，ＣＥ₂，ＣＥ₃を形成するアド
レスデコーダである。This single-chip microcomputer 20 has a first
On the microcomputer 1b chip in FIG, dual port register R ₀ ~Rn, gate Ga ₁ ~Ga
n, Gb _{1 to} Gbn, an arbitration circuit 4, and address decoders 5 a and 5 b are built in. In the figure, numeral 17 decodes the address signal output from the microprocessor 11 to generate the memory 15 and the peripheral IC 16
And an address decoder for generating chip select signals CE ₁ , CE ₂ , CE ₃ for the slave microcomputer 20.

このように、デュアルポート・レジスタ回路２１を内蔵
したシングルチップマイクロコンピュータを、従来の汎
用マイクロプロセッサと組合せて、マルチプロセッサシ
ステムを構成することにより、マスタ側マイクロコンピ
ュータとスレーブ側マイクロコンピュータとの間の通信
を高速で行なえ、しかもデータ競合を回避できるような
システムを容易に構成することができる。As described above, by combining the single-chip microcomputer having the dual port register circuit 21 with the conventional general-purpose microprocessor to form a multiprocessor system, the multiprocessor system between the master-side microcomputer and the slave-side microcomputer is formed. It is possible to easily configure a system that enables high-speed communication and avoids data competition.

なお、上記実施例では、デュアルポート・レジスタＲ₀
〜Ｒｎをパラレル通信手段として利用した場合について
説明したが、上記レジスタのうち２重バッファとしての
レジスタＲ₀とＲ₀′を除くレジスタＲ₁〜Ｒｎについて
は、これをマスタ側マイクロコンピュータとスレーブ側
マイクロコンピュータに共通のデータを格納する共有メ
モリとして使用することができることはいうまでもな
い。In the above embodiment, the dual port register R ₀
Has been described as being used as a parallel communication means ～Rn, for the register R ₁ ~Rn except register R ₀ and R ₀ 'as double buffering of the register, which master microcomputer and the slave It goes without saying that it can be used as a shared memory for storing data common to microcomputers.

また、上記実施例ではデュアルポート・レジスタとして
説明したが、これらのレジスタはデュアルポートＲＡＭ
で置き換えることができ、その場合、２つのパラレルデ
ータ入出力ポートを有する汎用のデュアルポートＲＡＭ
（ＩＣ）を用いることができる。あるいは、第１図にお
ける２重バッファとしてのレジスタＲ₀，Ｒ₀′と、デュ
アルポート・レジスタＲ₁〜Ｒｎ，ゲートＧａ₁〜Ｇａ
ｎ，Ｇｂ₁〜Ｇｂｎおよび調停回路４もしくはこれにア
ドレスデコーダ５ａ，５ｂを加えたものを、汎用デュア
ルポートＲＡＭとして製品化することも可能である。Further, although the above embodiments have been described as the dual port registers, these registers are the dual port RAM.
General purpose dual-port RAM with two parallel data I / O ports
(IC) can be used. Alternatively, registers R ₀ and R ₀ ′ as double buffers in FIG. 1, dual port registers R _{1 to} Rn, and gates Ga _{1 to} Ga.
n, Gb ₁ ~Gbn and arbitration circuit 4 or it to the address decoder 5a, the plus 5b, it is also possible to commercialization as a general-purpose dual port RAM.

以上説明したように、この実施例では、２つのマイクロ
コンピュータとこれらに共通のデュアルポート・レジス
タ（もしくはＲＡＭ）を有するシステムにおいて、双方
向読出し書込みが可能なデュアルポート・レジスタの１
つを一方のマイクロコンピュータの側のみからしか書込
みが行なえない２重バッファとし、この２重バッファに
対していずれの側のマイクロコンピュータが先に書込み
を行なったか判定し、上記デュアルポート・レジスタを
他方のマイクロコンピュータから切り離す信号を形成す
る調停回路を設けてなるので、最初に書込みを行なう２
重バッファ構造のレジスタは一方の側からしか書込みが
行なえないとともに、他のデュアルポート・レジスタは
後から書込みに行ったマイクロコンピュータと切り離さ
れるという作用により、データの競合を生じることなく
デュアルポート・レジスタに対する書込みが行なえ、こ
れによって２つのマイクロコンピュータ間の高速のパラ
レル通信が可能になるという効果がある。As described above, in this embodiment, in a system having two microcomputers and a dual port register (or RAM) common to them, one of the dual port registers capable of bidirectional reading and writing.
One is a double buffer which can be written only from one microcomputer side, and it is judged which side of the microcomputer has written to the double buffer first, and the above dual port register is set to the other. Since an arbitration circuit for forming a signal for disconnecting from the microcomputer of 2 is provided, writing is performed first.
The dual buffer registers can be written from only one side, and the other dual port registers are separated from the microcomputer that later wrote to them. Can be written to, which enables high-speed parallel communication between two microcomputers.

また、上記調停回路には、上記双方向記憶手段に対する
書込みを行なう権利がいずれの中央処理装置にあるか指
示するフラグを設けてなるので、一方のマイクロコンピ
ュータが書込み中であることを他方のマイクロコンピュ
ータが知ることができるという作用により、データの競
合を避けるためのソフトウェアのオーバーヘッドが減少
される。Further, since the arbitration circuit is provided with a flag indicating which central processing unit has the right to write to the bidirectional storage means, it is determined that one microcomputer is in the process of writing. The invisible effect of the computer reduces the software overhead to avoid data races.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
２つのマイクロコンピュータの一方をマスタとし、他方
をスレーブとしたシステムについて説明したが２つのマ
イクロコンピュータが互いに対等の関係にあるシステム
についても適用できることは勿論である。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments and various modifications can be made without departing from the scope of the invention. Nor. For example, in the above-described embodiment, the system in which one of the two microcomputers is the master and the other is the slave has been described, but it is needless to say that the present invention can be applied to a system in which the two microcomputers have an equal relationship with each other.

また、上記実施例では、２つのマイクロコンピュータを
有するシステムについて説明したが、３つ以上のマイク
ロコンピュータを有するシステムにも適用することがで
きる。Further, in the above embodiment, the system having two microcomputers has been described, but the present invention can be applied to a system having three or more microcomputers.

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である２つのマイクロコン
ピュータ間のパラレル通信方式に適用したものについて
説明したが、この発明はそれに限定されるものでなく、
デュアルポートＲＡＭを有するシステム一般に利用する
ことができる。In the above description, the invention mainly made by the present inventor is described as being applied to a parallel communication system between two microcomputers, which is the field of application of the background, but the present invention is not limited thereto. ,
It can be generally used in a system having a dual port RAM.

［効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりであ
る。[Effects] The effects obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows.

すなわち、２以上のマイクロコンピュータもしくはマイ
クロプロセッサを有するシステムにおいて、デュアルポ
ートＲＡＭ（もしくはレジスタ）を用いて各マイクロコ
ンピュータ間で高速にしかもデータの競合を生じること
なくデータ通信を行なうことができるというものであ
る。In other words, in a system having two or more microcomputers or microprocessors, the dual port RAM (or register) can be used to perform data communication at high speed between the microcomputers and without causing data competition. is there.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明に係る２つのマイクロコンピュータを有
するデータ処理システムの一実施例を示すブロック図、 第２図は本発明に係る２つのマイクロコンピュータを有
するデータ処理システムの他の実施例を示すブロック
図、 第３図は本発明に先立って検討したデュアルポートＲＡ
Ｍを用いたシステムの一般的な構成例を示すブロック図
である。 １ａ……マスタ側マイクロコンピュータ、１ｂ……スレ
ーブ側マイクロコンピュータ、３ａ，３ｂ，１３……デ
ータバス、４……調停回路，５ａ，５ｂ，１７……アド
レスデコーダ、２０……シングルチップマイクロコンピ
ュータ、２１……デュアルポート・レジスタ回路。FIG. 1 is a block diagram showing an embodiment of a data processing system having two microcomputers according to the present invention, and FIG. 2 is another embodiment of a data processing system having two microcomputers according to the present invention. The block diagram and FIG. 3 are dual port RA studied prior to the present invention.
It is a block diagram which shows the general structural example of the system using M. 1a ... Master side microcomputer, 1b ... Slave side microcomputer, 3a, 3b, 13 ... Data bus, 4 ... Arbitration circuit, 5a, 5b, 17 ... Address decoder, 20 ... Single chip microcomputer, 21 ... Dual port register circuit.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】２以上の中央処理装置と、それらに共通の
双方向記憶手段と、調停回路とを含むデータ処理システ
ムであって、 上記双方向記憶手段は、上記各中央処理装置と接続、切
り離し可能に構成され、先頭位置には一方の側からのみ
書込み可能な１組のレジスタからなる２重バッファを備
え、 上記調停回路は、上記２重バッファに対していずれの中
央処理装置から最も早く書込みがあったかを判定し、最
も早く書込みを行った中央処理装置以外の中央処理装置
と上記双方向記憶手段とを切り離す信号を形成するもの
である、ことを特徴とするデータ処理システム。1. A data processing system including two or more central processing units, a bidirectional storage unit common to them, and an arbitration circuit, wherein the bidirectional storage unit is connected to each of the central processing units. A double buffer composed of a set of registers writable only from one side is provided at the head position so as to be separable, and the arbitration circuit is the earliest from any central processing unit for the double buffer. A data processing system for determining whether or not writing has been performed, and forming a signal for disconnecting a central processing unit other than the central processing unit that has written the earliest from the bidirectional storage means. 【請求項２】上記調停回路は、上記双方向記憶手段に対
する書込みを行う権利がいずれの中央処理装置にあるか
を指示するフラグが設けられてなることを特徴とする特
許請求の範囲第１項記載のデータ処理システム。2. The arbitration circuit is provided with a flag for instructing which central processing unit has a right to write data in the bidirectional memory means. The described data processing system.