JPH01199399A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01199399A JPH01199399A JP63023040A JP2304088A JPH01199399A JP H01199399 A JPH01199399 A JP H01199399A JP 63023040 A JP63023040 A JP 63023040A JP 2304088 A JP2304088 A JP 2304088A JP H01199399 A JPH01199399 A JP H01199399A
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- JP
- Japan
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- shift register
- sense amplifier
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- output
- memory
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にＥＰＲＯＭ、
ＥＥＰＲＯＭの読出しモードに関する。
ＥＥＰＲＯＭの読出しモードに関する。
（従来の技術〕
第２図に従来のＥＥＦＲＯＭの読出し系のブロック図を
示す、第３図にはそのメモリアレイの詳細な回路図を示
す、これらの図において、１は１ビツトのメモリセルで
あり、ビット線選択トランジスタ２．コントロールゲー
ト線選択トランジスタ３．メモリトランジスタ４から構
成されている。
示す、第３図にはそのメモリアレイの詳細な回路図を示
す、これらの図において、１は１ビツトのメモリセルで
あり、ビット線選択トランジスタ２．コントロールゲー
ト線選択トランジスタ３．メモリトランジスタ４から構
成されている。
ビット線５は、コラムデコーダ６出力がゲートに入力さ
れるトランジスタ７を介してＩ／Ｏ線８に接続される。
れるトランジスタ７を介してＩ／Ｏ線８に接続される。
コントロールゲート線９は、コラムデコーダ６出力がゲ
ートに入力されるトランジスタ／Ｏを介してＣＧ線１１
に接続される０選択トランジスタ２．３のゲートはワー
ドｗＡ１２に接続され、メモリトランジスタ４のソース
はソース線１３に接続される。ワード線１２はロウデコ
ーダ１４に接続される。Ｉ／Ｏ線Ｂはセンスアンプ１５
に接続され、センスアンプ１５は出力バッファ１６に接
続される。
ートに入力されるトランジスタ／Ｏを介してＣＧ線１１
に接続される０選択トランジスタ２．３のゲートはワー
ドｗＡ１２に接続され、メモリトランジスタ４のソース
はソース線１３に接続される。ワード線１２はロウデコ
ーダ１４に接続される。Ｉ／Ｏ線Ｂはセンスアンプ１５
に接続され、センスアンプ１５は出力バッファ１６に接
続される。
次に動作について説明する。読出し時、ＣＧ線１１には
読出し電圧が印加され、ソース線１３は接地される。入
力アドレスに対応して１本のワード線１２が“Ｈ”とな
り、またコラムデコーダの出力線のうち１本が“Ｈ”に
なる、どれにより選択されたメモリセル１のメモリトラ
ンジスタ４のドレインがビット線５、さらにＩ／Ｏ線８
に接続される。またそのゲートはコントロールゲート線
９、さらにＣＧ線１１に接続され、読出し電圧が印加さ
れる。さらにそのソースはソース線１３を介して接地さ
れる。
読出し電圧が印加され、ソース線１３は接地される。入
力アドレスに対応して１本のワード線１２が“Ｈ”とな
り、またコラムデコーダの出力線のうち１本が“Ｈ”に
なる、どれにより選択されたメモリセル１のメモリトラ
ンジスタ４のドレインがビット線５、さらにＩ／Ｏ線８
に接続される。またそのゲートはコントロールゲート線
９、さらにＣＧ線１１に接続され、読出し電圧が印加さ
れる。さらにそのソースはソース線１３を介して接地さ
れる。
センスアンプ１５は、選択されたメモリトランジスタ４
に１″が記憶されているか“０”が記憶されているかを
、該メモリトランジスタ４に電流が流れるか否かによっ
てセンスする。メモリトランジスタ４に“ｌ”が書込ま
れ、フローティングゲートに電子が注入されていれば、
メモリトランジスタ４のしきい値は高くなりこのトラン
ジスタ４はオフする。一方、“０”が書込まれ、フロー
ティングゲートから電子が引抜かれていると、メモリト
ランジスタ４のしきい値は低くなるのでこのトランジス
タ４はオンする。
に１″が記憶されているか“０”が記憶されているかを
、該メモリトランジスタ４に電流が流れるか否かによっ
てセンスする。メモリトランジスタ４に“ｌ”が書込ま
れ、フローティングゲートに電子が注入されていれば、
メモリトランジスタ４のしきい値は高くなりこのトラン
ジスタ４はオフする。一方、“０”が書込まれ、フロー
ティングゲートから電子が引抜かれていると、メモリト
ランジスタ４のしきい値は低くなるのでこのトランジス
タ４はオンする。
従来の半導体記憶装置は以上のように構成されているの
で、データをシリアルに読出したいとき、ロウデコーダ
の出力、もしくはコラムデコーダの出力を順々に“Ｈ”
にする必要があり、アクセスは通常の読出しと変わらず
、高速に読出せないという欠点があった。
で、データをシリアルに読出したいとき、ロウデコーダ
の出力、もしくはコラムデコーダの出力を順々に“Ｈ”
にする必要があり、アクセスは通常の読出しと変わらず
、高速に読出せないという欠点があった。
この発明は上記のような問題点を解消するためになされ
たもので、高速なシリアルアクセスモードを有する半導
体記憶装置を得ることを目的とする。
たもので、高速なシリアルアクセスモードを有する半導
体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、シフトレジスタを設
け、各メモリブロックの続出しを同時に行ない、センス
アンプ出力をシフトレジスタに入力するとともに、シフ
トレジスタの内容を出力バッファから出力するサイクル
中に、次のコラムアドレスについて読出しを行なうよう
にしたものである。
け、各メモリブロックの続出しを同時に行ない、センス
アンプ出力をシフトレジスタに入力するとともに、シフ
トレジスタの内容を出力バッファから出力するサイクル
中に、次のコラムアドレスについて読出しを行なうよう
にしたものである。
この発明においては、シフトレジスタに読出しデータを
一括してとりこみ、このシフトレジスタからデータをシ
リアルに出力するサイクル中に、次のコラムアドレスに
ついて読出しを行なうことにより、シリアルアクセスモ
ードでの読出しが高速になる。
一括してとりこみ、このシフトレジスタからデータをシ
リアルに出力するサイクル中に、次のコラムアドレスに
ついて読出しを行なうことにより、シリアルアクセスモ
ードでの読出しが高速になる。
以下、この発明の一実施例を図について説明する。第１
図において、１７はシフトレジスタ、１８はコラムアド
レス発生回路、１９はセンスアンプ出力のシフトレジス
タ１７への入力を制御するトランジスタであり、ゲート
に転送制御信号が入力される。メモリアレイは複数ブロ
ックに分割され、各コラムデコーダ６は同様の回路構成
をもつ。
図において、１７はシフトレジスタ、１８はコラムアド
レス発生回路、１９はセンスアンプ出力のシフトレジス
タ１７への入力を制御するトランジスタであり、ゲート
に転送制御信号が入力される。メモリアレイは複数ブロ
ックに分割され、各コラムデコーダ６は同様の回路構成
をもつ。
次に動作について説明する。シリアルアクセスモードに
入ると、コラムデコーダ６に入力されるアドレスはアド
レスバッファ（図示せず）から切離され、コラムアドレ
ス発生回路１８により発生される。先ず、各メモリアレ
イの先頭番地のアドレスが発生され、各ブロックに設け
られたセンスアンプ１５により読出される０通常モード
ではブロックセレクタ信号により１つのメモリアレイの
センスアンプ１５のみが活性化されるが、シリアルモー
ドではすべてが活性化される。読出しが完了すると、転
送制御信号が“Ｈ”となりセンスアンプ１５出力がシフ
トレジスタ１７に入力される。
入ると、コラムデコーダ６に入力されるアドレスはアド
レスバッファ（図示せず）から切離され、コラムアドレ
ス発生回路１８により発生される。先ず、各メモリアレ
イの先頭番地のアドレスが発生され、各ブロックに設け
られたセンスアンプ１５により読出される０通常モード
ではブロックセレクタ信号により１つのメモリアレイの
センスアンプ１５のみが活性化されるが、シリアルモー
ドではすべてが活性化される。読出しが完了すると、転
送制御信号が“Ｈ”となりセンスアンプ１５出力がシフ
トレジスタ１７に入力される。
データの転送が完了すると、転送制御信号は“Ｌ”とな
る、シフトレジスタ１７に入力された読出しデータは、
シフトレジスタ制御信号により順に出力バッファ１６に
入力される。この、シフトレジスタ１７の内容を出力す
るサイクルに入ると、コラムアドレス発生回路１８から
発生されるアドレスがインクリメントされ、次のコラム
アドレスのデータがセンスアンプ１５ｇより読出される
。
る、シフトレジスタ１７に入力された読出しデータは、
シフトレジスタ制御信号により順に出力バッファ１６に
入力される。この、シフトレジスタ１７の内容を出力す
るサイクルに入ると、コラムアドレス発生回路１８から
発生されるアドレスがインクリメントされ、次のコラム
アドレスのデータがセンスアンプ１５ｇより読出される
。
このように、本実施例による半導体記憶装置では、シリ
アルアクセスモードでは各メモリブロックの読出しが同
時に行なわれ、データの読出しが通常モードでの場合に
比べて高速になる。
アルアクセスモードでは各メモリブロックの読出しが同
時に行なわれ、データの読出しが通常モードでの場合に
比べて高速になる。
なお、上記実施例ではシリアルモード時にコラムアドレ
ス発生回路１８により発生されるアドレスの順番を先頭
番地のアドレスからインクリメントするようにしたが、
この順番は任意であって、アドレスをインクリメントも
しくはデクリメントする方法によるものであればいかな
るものであってもよい。
ス発生回路１８により発生されるアドレスの順番を先頭
番地のアドレスからインクリメントするようにしたが、
この順番は任意であって、アドレスをインクリメントも
しくはデクリメントする方法によるものであればいかな
るものであってもよい。
以上のように、この発明に係る半導体記憶装置によれば
、センスアンプ出力が人力されるシフトレジスタを設け
、シフトレジスタの内容を出力している間に、次のアド
レスのメモリセルの内容をセンスアンプでセンスするよ
うに構成したので、シリアルアクセスモードで高速にデ
ータを読出せるという効果がある。
、センスアンプ出力が人力されるシフトレジスタを設け
、シフトレジスタの内容を出力している間に、次のアド
レスのメモリセルの内容をセンスアンプでセンスするよ
うに構成したので、シリアルアクセスモードで高速にデ
ータを読出せるという効果がある。
第り図は本発明の一実施例による半導体記憶装置の読出
し系を示すブロック図、第２図は従来の半導体記憶装置
の読出し系を示すブロック図、第３図はそのより詳細な
回路図である。 １はメモリセル、５はビット線、６はコラムデコーダ、
８はＩ、／Ｏｉ、１５はセンスアンプ、１６は出力バッ
ファ、１７はシフトレジスタ、１８はコラムアドレス発
生回路。 なお、図中、同一符号は同一、または相当部分を示す。
し系を示すブロック図、第２図は従来の半導体記憶装置
の読出し系を示すブロック図、第３図はそのより詳細な
回路図である。 １はメモリセル、５はビット線、６はコラムデコーダ、
８はＩ、／Ｏｉ、１５はセンスアンプ、１６は出力バッ
ファ、１７はシフトレジスタ、１８はコラムアドレス発
生回路。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- （１）メモリアレイが複数ブロックに分割され、各ブロ
ックにおいて、ビット線がそのゲートにコラム選択信号
が入力されるトランジスタを介してＩ／Ｏ線に接続され
、該Ｉ／Ｏ線にセンスアンプが接続されてなる半導体記
憶装置であって、上記センスアンプの出力がそのゲート
に転送制御信号が入力されるトランジスタを介して入力
され、その出力が出力バッファに接続されるシフトレジ
スタを備え、 上記シフトレジスタのデータを出力するサイクルと、上
記センスアンプによりメモリセルのデータをセンスする
サイクルとに時間的な重なりを有することを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023040A JPH01199399A (ja) | 1988-02-03 | 1988-02-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023040A JPH01199399A (ja) | 1988-02-03 | 1988-02-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01199399A true JPH01199399A (ja) | 1989-08-10 |
Family
ID=12099348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63023040A Pending JPH01199399A (ja) | 1988-02-03 | 1988-02-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01199399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014501999A (ja) * | 2010-12-24 | 2014-01-23 | マイクロン テクノロジー， インク． | メモリ用連続的ページ読み出し |
-
1988
- 1988-02-03 JP JP63023040A patent/JPH01199399A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014501999A (ja) * | 2010-12-24 | 2014-01-23 | マイクロン テクノロジー， インク． | メモリ用連続的ページ読み出し |
| US8976621B2 (en) | 2010-12-24 | 2015-03-10 | Micron Technology, Inc. | Continuous page read for memory |
| US9830267B2 (en) | 2010-12-24 | 2017-11-28 | Micron Technology, Inc. | Continuous page read for memory |
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