JPH01194710A - パワー・オン・リセット回路 - Google Patents
パワー・オン・リセット回路Info
- Publication number
- JPH01194710A JPH01194710A JP1911688A JP1911688A JPH01194710A JP H01194710 A JPH01194710 A JP H01194710A JP 1911688 A JP1911688 A JP 1911688A JP 1911688 A JP1911688 A JP 1911688A JP H01194710 A JPH01194710 A JP H01194710A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- input terminal
- signal
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＭＯＳトランジス
タにより構成されたパワー・オン・リセット回路に関す
る。
タにより構成されたパワー・オン・リセット回路に関す
る。
従来、この種のパワー・オン・リセット回路は第２図に
示すように抵抗５とコンデンサ６によって構成されてお
り、その回路の出力を集積回路の入力端子に接続するか
、もしくはその回路を集積回路内部に組み込んでいた。
示すように抵抗５とコンデンサ６によって構成されてお
り、その回路の出力を集積回路の入力端子に接続するか
、もしくはその回路を集積回路内部に組み込んでいた。
７はインバータ、８はダイオードである。
従って、従来のパワー・オン・リセット回路が集積回路
の外部にある場合はリセット信号専用の入力端子が必要
であり、パワー・オン・リセット回路が集積回路内部に
組み込まれている場合は抵抗やコンデンサによって集積
回路の多くの領域が必要であるという欠点があった。
の外部にある場合はリセット信号専用の入力端子が必要
であり、パワー・オン・リセット回路が集積回路内部に
組み込まれている場合は抵抗やコンデンサによって集積
回路の多くの領域が必要であるという欠点があった。
本発明の目的は前記課題を解決したパワー・オン・リセ
ット回路を提供することにある。
ット回路を提供することにある。
上記目的を達成するため、本発明のパワー・オン・リセ
ット回路においては、一方の入力端子にディレィをもつ
ゲート回路を有する２入力ＯＲ回路の入力同士を接続し
て入力端子とし、該回路を１段もしくは数段直列に接続
し、その出力を、一方の入力端子にインバータ回路を有
する２入力ＡＮＩ）回路の入力同士を接続して入力端子
とした回路に接続したものである。
ット回路においては、一方の入力端子にディレィをもつ
ゲート回路を有する２入力ＯＲ回路の入力同士を接続し
て入力端子とし、該回路を１段もしくは数段直列に接続
し、その出力を、一方の入力端子にインバータ回路を有
する２入力ＡＮＩ）回路の入力同士を接続して入力端子
とした回路に接続したものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す図である。
本発明は、一方の入力端子に大きなディレィをもつゲー
ト回路１を有する２入力ＯＲ回路２ａの入力同士を接続
して入力端子とした回路２を２段直列に接続し、該回路
２の出力を、一方の入力端子にインバータ回路３を有す
る２入力ＡＮＤ回路４ａの入力同士を接続して入力端子
とした回路４に接続し、その出力端子を出力とするパワ
ー・オン・リセット回路である。
ト回路１を有する２入力ＯＲ回路２ａの入力同士を接続
して入力端子とした回路２を２段直列に接続し、該回路
２の出力を、一方の入力端子にインバータ回路３を有す
る２入力ＡＮＤ回路４ａの入力同士を接続して入力端子
とした回路４に接続し、その出力端子を出力とするパワ
ー・オン・リセット回路である。
第３図は本発明のパワー・オン・リセット回路における
タイミングチャートを示す。第３図において、ａは電源
投入直後の前段の回路２の入力端子におけるクロック入
力信号であり、該クロック入力信号ａは２入力ＯＲ回路
２ａに入力する。信号のディレィ差により前段の回路２
の出力端子にｂ信号を得て、これを後段の回路２に通し
てＣ信号を得ることにより、第１番目のクロック変化成
分以外の変化を打ち消し、さらに２入力ＡＮＤ回路４ａ
に入る信号Ｃとｄとのディレィ差によりパワー・オン・
リセット信号ｅを得ている。この結果、特別なパワー・
オン・リセット信号の入力をしなくても通常使用するク
ロックの電源投入直後の変化成分のみでパワー・オン・
リセット信号を作り出すことが可能となる。
タイミングチャートを示す。第３図において、ａは電源
投入直後の前段の回路２の入力端子におけるクロック入
力信号であり、該クロック入力信号ａは２入力ＯＲ回路
２ａに入力する。信号のディレィ差により前段の回路２
の出力端子にｂ信号を得て、これを後段の回路２に通し
てＣ信号を得ることにより、第１番目のクロック変化成
分以外の変化を打ち消し、さらに２入力ＡＮＤ回路４ａ
に入る信号Ｃとｄとのディレィ差によりパワー・オン・
リセット信号ｅを得ている。この結果、特別なパワー・
オン・リセット信号の入力をしなくても通常使用するク
ロックの電源投入直後の変化成分のみでパワー・オン・
リセット信号を作り出すことが可能となる。
したがって１本発明のパワー・オン・リセット回路によ
れば、抵抗やコンデンサによって領域をとられることが
なく、また内部セル上で回路を構成することが可能とな
り、リセット入力端子を必要としない。
れば、抵抗やコンデンサによって領域をとられることが
なく、また内部セル上で回路を構成することが可能とな
り、リセット入力端子を必要としない。
なお、実施例では回路２を２段直列に接続したが、その
段数は２段に限定されるものではない。
段数は２段に限定されるものではない。
以上説明したように本発明はＭＯＳトランジスタだ、け
で構成したパワー・オン・リセット回路により、それに
よって大きな領域をとることがなく、またクロック信号
を入力信号とするため、リセット入力端子を省くことが
できる効果がある。
で構成したパワー・オン・リセット回路により、それに
よって大きな領域をとることがなく、またクロック信号
を入力信号とするため、リセット入力端子を省くことが
できる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図、第３図は本発明におけるタイミングチ
ャートである。
例を示す回路図、第３図は本発明におけるタイミングチ
ャートである。
Claims (1)
- １、一方の入力端子にディレイをもつゲート回路を有す
る２入力ＯＲ回路の入力同士を接続して入力端子とし、
該回路を１段もしくは数段直列に接続し、その出力を、
一方の入力端子にインバータ回路を有する２入力ＡＮＤ
回路の入力同士を接続して入力端子とした回路に接続し
たことを特徴とするパワー・オン・リセット回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1911688A JPH01194710A (ja) | 1988-01-29 | 1988-01-29 | パワー・オン・リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1911688A JPH01194710A (ja) | 1988-01-29 | 1988-01-29 | パワー・オン・リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194710A true JPH01194710A (ja) | 1989-08-04 |
Family
ID=11990506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1911688A Pending JPH01194710A (ja) | 1988-01-29 | 1988-01-29 | パワー・オン・リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194710A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929675A (en) * | 1996-08-23 | 1999-07-27 | Lg Semicon Co., Ltd. | Power applying circuit with initial reset pulse for semiconductor memory |
-
1988
- 1988-01-29 JP JP1911688A patent/JPH01194710A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929675A (en) * | 1996-08-23 | 1999-07-27 | Lg Semicon Co., Ltd. | Power applying circuit with initial reset pulse for semiconductor memory |
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