JPH01194439A - Manufacture of semiconductor device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims description 195
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 239000004020 conductor Substances 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims description 56
- 230000015572 biosynthetic process Effects 0.000 claims description 27
- 230000008569 process Effects 0.000 claims description 18
- 229910000679 solder Inorganic materials 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 8
- YMWUJEATGCHHMB-UHFFFAOYSA-N Dichloromethane Chemical compound ClCCl YMWUJEATGCHHMB-UHFFFAOYSA-N 0.000 claims description 6
- 238000007740 vapor deposition Methods 0.000 claims description 5
- 229920003229 poly(methyl methacrylate) Polymers 0.000 claims description 4
- 239000004926 polymethyl methacrylate Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 4
- 229910052751 metal Inorganic materials 0.000 abstract description 48
- 239000002184 metal Substances 0.000 abstract description 48
- 238000002161 passivation Methods 0.000 abstract description 31
- 230000004888 barrier function Effects 0.000 abstract description 20
- 238000004299 exfoliation Methods 0.000 abstract 3
- 239000010408 film Substances 0.000 description 410
- 239000010410 layer Substances 0.000 description 80
- 239000011229 interlayer Substances 0.000 description 40
- 230000005260 alpha ray Effects 0.000 description 26
- 230000002093 peripheral effect Effects 0.000 description 22
- 230000000295 complement effect Effects 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 239000000853 adhesive Substances 0.000 description 11
- 230000001070 adhesive effect Effects 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 238000001039 wet etching Methods 0.000 description 11
- 239000012535 impurity Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000007789 sealing Methods 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000007788 liquid Substances 0.000 description 6
- 230000002829 reductive effect Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000005855 radiation Effects 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 229920001296 polysiloxane Polymers 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000006386 memory function Effects 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000009719 polyimide resin Substances 0.000 description 3
- 230000002285 radioactive effect Effects 0.000 description 3
- 239000000565 sealant Substances 0.000 description 3
- 229910052776 Thorium Inorganic materials 0.000 description 2
- 229910052770 Uranium Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- -1 for example Substances 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229920002379 silicone rubber Polymers 0.000 description 2
- 239000004945 silicone rubber Substances 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 229910052863 mullite Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 238000009210 therapy by ultrasound Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、基板上に導体膜を
有する半導体装置に適用して有効な技術に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a technique that is effective when applied to a semiconductor device having a conductor film on a substrate.
本発明者が開発中の半導体装置は、複数個の半導体チッ
プが搭載されたマザーチップをベース基板と封止用キャ
ップとで封止している。この半導体装置は１例えばＲＡ
Ｍ （Ｒａｎｄｏｍ入ｃｃｅｓｓ Ｍｅｍ。In a semiconductor device currently being developed by the present inventor, a mother chip on which a plurality of semiconductor chips are mounted is sealed with a base substrate and a sealing cap. This semiconductor device is 1, for example RA
M (Random access Mem.
ｒｙ ）を内蔵する半導体チップを複数個マザーチップ
に搭載したＲＡＭモジュールとして使用されている。It is used as a RAM module in which a plurality of semiconductor chips containing RY) are mounted on a mother chip.
半導体チップは突起電極を介在させた所謂フェースダウ
ンボンディング（Ｃｏｎｔｒｏｌｅｄ Ｃｏｌｌａｐｓ
ｅＢ ｏｎｄｉｎｇ）方式でマザーチップに搭載されて
いる。Semiconductor chips are bonded using so-called face-down bonding (Controlled Collapses) using protruding electrodes.
It is mounted on the mother chip using the eBonding method.
前記突起電極の一端側は前記半導体チップの外部端子（
ポンディングパッド）に接続され、その他端側はマザー
チップの端子に接続されている。突起電極はメタルマス
クを用いて蒸着された半田で形成されている。One end side of the protruding electrode is connected to an external terminal (
The other end is connected to the terminal of the mother chip. The protruding electrodes are formed of solder deposited using a metal mask.
なお、この種の半導体装置については、例えば、日経マ
グロウヒル社発行１日経エレクトロニクス、１９８４年
９月２４日号、第２６５頁乃至第２９４頁に記載されて
いる。This type of semiconductor device is described, for example, in Nikkei Electronics, published by Nikkei McGraw-Hill, September 24, 1984, pages 265 to 294.
本発明者は、前記半導体チップとマザーチップとを接続
する突起電極をリフトオフ技術で形成することについて
検討し、その基礎研究を行っている。リフトオフ技術で
形成される突起電極は、メタルマスクを用いて形成され
る突起電極に比べて精度良く形成することができる。つ
まり、リフトオフ技術は、高密度に突起電極を形成し、
半導体装置の高集積化を図ることができる特徴がある。The present inventor has considered forming a protruding electrode that connects the semiconductor chip and the mother chip using a lift-off technique, and is conducting basic research thereon. A protruding electrode formed by lift-off technology can be formed with higher precision than a protruding electrode formed using a metal mask. In other words, lift-off technology forms protruding electrodes with high density,
It has the feature that it is possible to achieve high integration of semiconductor devices.
本発明者が開発中の製造技術は、次のとおりである。The manufacturing technology currently being developed by the present inventor is as follows.
まず、マザーチップの端子上を含む全表面上にフォトレ
ジスト膜を塗布する。そして、フォトレジスト膜をベー
ク後、マザーチップの端子上のフォトレジスト膜を現像
によって除去して開口部を形成する。First, a photoresist film is applied over the entire surface of the mother chip, including the terminals. After baking the photoresist film, the photoresist film on the terminals of the mother chip is removed by development to form an opening.
次に、前記フォトレジスト膜上及び開口部内の端子上に
半田を蒸着する。Next, solder is deposited on the photoresist film and on the terminals in the openings.
次に、前記フォトレジスト膜を剥離液で剥離除去し、開
口部内の半田を残存させて突起電極を形成すると共に、
フォトレジスト膜上の半田を除去する。つまり、突起電
極は、フォトレジスト膜を用いたリフトオフ技術で形成
される。Next, the photoresist film is removed using a stripping solution, and the solder in the opening remains to form a protruding electrode.
Remove the solder on the photoresist film. That is, the protruding electrodes are formed by a lift-off technique using a photoresist film.
しかしながら、本発明者の基礎研究の結果、突起電極が
密に存在する領域はりフトオフの工程中に開口部を通し
てフォトレジスト膜中に剥離液が浸入し易くフォトレジ
スト膜の剥離が良好に行えるが、突起電極が存在しない
か疎に存在する領域ではフォトレジスト膜の剥離不良が
多発した。本発明者の解析によれば、約１［ｍｍ”］以
上にわたって突起電極が存在しない場合は、フォトレジ
スト膜中に剥離液が確実に浸入しないので、フォトレジ
スト膜の剥離不良が生じる結果を得ている。However, as a result of basic research conducted by the present inventors, it has been found that in areas where protruding electrodes are densely present, the stripping solution easily penetrates into the photoresist film through the openings during the lift-off process, and the photoresist film can be stripped well. In areas where protruding electrodes were absent or sparsely present, peeling failures of the photoresist film occurred frequently. According to the inventor's analysis, if there is no protruding electrode over a length of about 1 [mm''] or more, the stripping solution does not reliably penetrate into the photoresist film, resulting in poor stripping of the photoresist film. ing.
このフォトレジスト膜の剥離不良は、マザーチップ側に
突起電極を形成する場合だけでなく、半導体チップ側に
突起電極を形成する場合についても同様に生じた。特に
Ｄ ＲＡ Ｍ （Ｄ ｙｎａｍｉｃ ＲＡ Ｍ ）やＳ
ＲＡ Ｍ （Ｓ ｔａｔｉｃ ＲＡ Ｍ）を内蔵する
半導体チップは、半田に微量に含有される放射性元素（
ＵやＴｈ）から発生されるα線でソフトエラーを生じな
いようにチップの大半を占めるメモリセルアレイに突起
電極を設けておらず、この領域においてフォトレジスト
膜の剥離不良が多発した。This defective peeling of the photoresist film occurred not only when protruding electrodes were formed on the mother chip side, but also when protruding electrodes were formed on the semiconductor chip side. Especially DRAM (Dynamic RAM) and S
Semiconductor chips with built-in RAM (Static RAM) contain trace amounts of radioactive elements (
In order to prevent soft errors from occurring due to alpha rays emitted from U and Th), no protruding electrodes were provided in the memory cell array, which occupies most of the chip, resulting in frequent peeling failures of the photoresist film in this area.
本発明の目的は、導体膜をリフトオフ技術で形成する半
導体装置において、前記導体膜を形成しない領域或は導
体膜が疎の領域のレジスト膜の剥離性を向上することが
可能な技術を提供することにある。An object of the present invention is to provide a technique that can improve the removability of a resist film in a region where a conductor film is not formed or a region where the conductor film is sparse in a semiconductor device in which a conductor film is formed by a lift-off technique. There is a particular thing.
本発明の他の目的は、突起電極をリフトオフ技術で形成
する半導体装置において、前記突起電極を形成しない領
域或は突起電極が疎の領域のレジスト膜の剥離性を向上
することが可能な技術を提供することにある。Another object of the present invention is to provide a technique that can improve the removability of a resist film in areas where the protruding electrodes are not formed or where the protruding electrodes are sparse, in a semiconductor device in which protruding electrodes are formed by lift-off technology. It is about providing.
本発明の他の目的は、前記目的を達成するための製造工
程を低減することが可能な技術を提供することにある。Another object of the present invention is to provide a technique that can reduce the number of manufacturing steps required to achieve the above object.
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
基板表面上に導体膜をリフトオフ技術で形成する半導体
装置の製造方法であって、前記基板表面上の導体膜を形
成しない領域に第１レジスト膜を形成し、この第１レジ
スト膜上及び導体膜形成領域上を含む基板全面に第２レ
ジスト膜を形成し。A method for manufacturing a semiconductor device in which a conductor film is formed on a substrate surface by a lift-off technique, the method comprising: forming a first resist film in a region on the substrate surface where a conductor film is not to be formed; A second resist film is formed on the entire surface of the substrate including the formation region.
この第２レジスト膜の導体膜形成領域に導体膜を形成す
る第１開口部を形成すると共に、第２レジスト膜の導体
膜を形成しない領域にダミー導体膜を形成する第２開口
部を形成し、前記第１開口部内の基板表面上、前記第２
開口部内の第ルジス。A first opening for forming a conductor film is formed in the conductor film formation region of the second resist film, and a second opening for forming a dummy conductor film is formed in the region of the second resist film where the conductor film is not formed. , on the substrate surface within the first opening, the second
The first lugis in the opening.
ト膜上及び第２レジスト膜上を含む基板全面に導体膜を
堆積し、前記第２レジスト膜、第１レジスト膜の夫々を
除去し、第１開口部内の導体膜を残存させると共に、前
記第２レジスト膜上の導体膜及び第１レジスト膜上のダ
ミー導体膜を除去する。A conductive film is deposited on the entire surface of the substrate including on the first resist film and on the second resist film, and each of the second resist film and the first resist film is removed, leaving the conductive film in the first opening, and the second resist film is removed. The conductor film on the second resist film and the dummy conductor film on the first resist film are removed.
また、前記手段に加えて、前記第１レジスト膜、第２レ
ジスト膜の夫々を同一材料で形成し、前記導体膜の堆積
後に第１レジスト膜、第２レジスト膜の夫々を同一工程
で除去する。In addition to the above means, each of the first resist film and the second resist film is formed of the same material, and each of the first resist film and the second resist film is removed in the same process after the conductor film is deposited. .
上述した手段によれば、前記第２レジスト膜の導体膜を
形成しない領域にダミー導体膜を形成する第２開口部を
形成し、この第２開口部を通して第２レジスト膜に剥離
液を積極的に浸入させたので、第２レジスト膜の導体膜
を形成しない領域の剥離性を向上することができる。According to the above-described means, a second opening for forming a dummy conductor film is formed in a region of the second resist film where a conductor film is not formed, and a stripping liquid is actively applied to the second resist film through the second opening. Since the conductor film is infiltrated into the second resist film, the removability of the region where the conductive film is not formed can be improved.
また、前記作用効果に加えて、前記第２レジスト膜を除
去する工程で第１レジスト膜を除去することができるの
で、第１レジスト膜を剥離する剥離工程に相当する分、
製造工程を低減することができる。In addition to the above effects, since the first resist film can be removed in the process of removing the second resist film, the removal process corresponds to the peeling process of peeling off the first resist film.
Manufacturing steps can be reduced.
以下１本発明の構成について、一実施例とともに説明す
る。The configuration of the present invention will be described below along with one embodiment.
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。Note that throughout the description of the embodiments, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
（実施例■）
本実施例Ｉは、複数の半導体チップをマザーチップに搭
載した半導体装置において、マザーチップ側に突起電極
を形成する例に本発明を適用した、本発明の第１実施例
である。(Example ■) This Example I is the first example of the present invention in which the present invention is applied to an example in which protruding electrodes are formed on the mother chip side in a semiconductor device in which a plurality of semiconductor chips are mounted on the mother chip. be.
本発明の実施例■である半導体装置の構成を第１図（概
略部分断面図）で示す。FIG. 1 (schematic partial cross-sectional view) shows the structure of a semiconductor device which is Embodiment 2 of the present invention.
第１図に示すように、半導体装置１は、複数の半導体チ
ップ２．３の夫々を搭載したマザーチップ（搭載基板）
４を、ベース基板５、枠体７及び封止用キャップ６で封
止している。As shown in FIG. 1, the semiconductor device 1 includes a mother chip (mounting substrate) on which each of a plurality of semiconductor chips 2.3 is mounted.
4 is sealed with a base substrate 5, a frame 7, and a sealing cap 6.
半導体チップ２．３の夫々は、突起電極８を介在させて
マザーチップ４に搭載されている。つまり、半導体チッ
プ２．３の夫々は、フェースダウンボンディング方式（
又はＣＣＢ方式）によってマザーチップ４に搭載されて
いる。マザーチップ４には、第２図（マザーチップの平
面図）に示すように、１個の論理機能を有する半導体チ
ップ（ロジックＬＳＩ）２及び８個の記憶機能を有する
半導体チップ（メモリＬＳＩ）３を搭載している。半導
体チップ２．３の夫々の半導体素子形成面はマザーチッ
プ４の搭載面と対向するように構成されているので、第
２図に示す半導体チップ２．３の夫々は半導体素子形成
面と対向する裏面が見えるようになっている。Each of the semiconductor chips 2.3 is mounted on the mother chip 4 with a protruding electrode 8 interposed therebetween. In other words, each of the semiconductor chips 2.3 is bonded using the face-down bonding method (
or CCB method) is mounted on the mother chip 4. As shown in FIG. 2 (plan view of the mother chip), the mother chip 4 includes one semiconductor chip (logic LSI) 2 having a logic function and eight semiconductor chips (memory LSI) 3 having memory functions. It is equipped with. Since the semiconductor element forming surface of each of the semiconductor chips 2.3 is configured to face the mounting surface of the mother chip 4, each of the semiconductor chips 2.3 shown in FIG. 2 faces the semiconductor element forming surface. The back side is visible.
半導体チップ（ロジックＬＳＩ）２は、第２図に示すよ
うに、中央部分に論理回路部Ｉ、 ｏｇｉｃが配置され
ている。論理回路部Ｌ ｏｇｉｃ部は１個又は複数個の
半導体素子で構成された基本セルを行列状に規則的に配
列している。前記基本セル及び基本セルの半導体素子は
、複数層の配線によって結線され、所定の論理回路を構
成する。つまり、半導体チップ２は、所謂ゲートアレイ
方式で所定の論理機能を構成する。本実施例の半導体チ
ップ２は３層の配線層で構成されており、主に第１層目
及び第２層目の配線で所定の論理回路を構成し、第３層
目の配線は主に電源配線として使用される。論理回路部
Ｌ ｏｇｉｃの基本セルを構成する半導体素子はバイポ
ーラトランジスタである。As shown in FIG. 2, the semiconductor chip (logic LSI) 2 has a logic circuit section I, ogic, arranged in the center. The logic circuit section has basic cells made up of one or more semiconductor elements arranged regularly in a matrix. The basic cell and the semiconductor elements of the basic cell are connected by multiple layers of wiring to form a predetermined logic circuit. That is, the semiconductor chip 2 configures a predetermined logic function using a so-called gate array method. The semiconductor chip 2 of this embodiment is composed of three wiring layers, and a predetermined logic circuit is mainly composed of the first and second layer wiring, and the third layer wiring is mainly composed of the first and second layer wiring. Used as power wiring. The semiconductor elements constituting the basic cells of the logic circuit section Logic are bipolar transistors.
半導体チップ２の周辺部分には、入力回路Ｄｉｎ、出力
回路Ｄ ｏｕｔ及び電源回路ＶＣからなる周辺回路が配
置されている。入力回路Ｄｉｎ、出力回路Ｄｏｕｔ 、
電源回路ＶＣの夫々を構成する半導体素子は、論理回路
部Ｌ ｏｇｉｃと同様に主に第１層目及び第２層目の配
線で結線されている。周辺回路を構成する半導体素子は
論理回路部Ｌ ｏｇｉｃと同様にバイポーラトランジス
タである。A peripheral circuit including an input circuit Din, an output circuit D out, and a power supply circuit VC is arranged around the semiconductor chip 2 . Input circuit Din, output circuit Dout,
Semiconductor elements constituting each of the power supply circuits VC are connected mainly by first-layer and second-layer wiring, similarly to the logic circuit section Logic. The semiconductor elements constituting the peripheral circuit are bipolar transistors like the logic circuit section Logic.
前記半導体チップ２の論理回路部Ｌ ｏｇｉｃ、周辺回
路の夫々を構成するバイポーラトランジスタの具体的な
構造を第３図（要部断面図）に示す。A specific structure of a bipolar transistor constituting each of the logic circuit section Logic and the peripheral circuit of the semiconductor chip 2 is shown in FIG. 3 (a sectional view of the main part).
第３図に示すように、バイポーラトランジスタは、単結
晶珪素からなるｐ−型半導体基板２Ａの主面に構成され
ている。バイポーラトランジスタは、半導体基板２Ａ、
ｐ”型半導体領域２Ｄ及び素子分離絶縁膜２Ｅからなる
分離領域によって他の領域と電気的に分離されている。As shown in FIG. 3, the bipolar transistor is formed on the main surface of a p-type semiconductor substrate 2A made of single crystal silicon. The bipolar transistor includes a semiconductor substrate 2A,
It is electrically isolated from other regions by an isolation region consisting of a p'' type semiconductor region 2D and an element isolation insulating film 2E.
半導体領域２Ｄは半導体基板２Ａとその表面上に成長さ
せたｎ−型エピタキシャル層２Ｂとの間に形成されてい
る。つまり、半導体領域２Ｄは埋込型半導体領域である
。The semiconductor region 2D is formed between the semiconductor substrate 2A and the n-type epitaxial layer 2B grown on the surface thereof. In other words, the semiconductor region 2D is a buried semiconductor region.
素子分離絶縁膜２Ｅは半導体領域２Ｄに達するようにエ
ピタキシャル層２Ｂの主面上に形成されている。素子分
離絶縁膜２Ｅはエピタキシャル層２Ｂの主面を酸化した
酸化珪素膜で形成されている。The element isolation insulating film 2E is formed on the main surface of the epitaxial layer 2B so as to reach the semiconductor region 2D. The element isolation insulating film 2E is formed of a silicon oxide film obtained by oxidizing the main surface of the epitaxial layer 2B.
前記バイポーラトランジスタは、ｎ型コレクタ領域Ｃ１
ｐ型ベース領域Ｂ及びｎ型エミッタ゛領域Ｅからなるｎ
ｐｎ型で構成されている。The bipolar transistor has an n-type collector region C1.
n consisting of a p-type base region B and an n-type emitter region E
It is composed of pn type.
コレクタ領域Ｃは、ｎ・型半導体領域２Ｃ、エピタキシ
ャル層２Ｂ及び電位引上用ｎ゛型半導体領域２Ｆで構成
されている。半導体領域２Ｃは、半導体領域２Ｄと同様
に半導体基板２Ａとエピタキシャル層２Ｂとの間に設け
られた埋込型半導体領域である。半導体領域２Ｆは半導
体領域２Ｃに達するようにエピタキシャル層２Ｂの主面
部に設けられている。コレクタ領域Ｃの半導体領域２Ｆ
には、層間絶縁膜２Ｌに形成された接続孔２Ｍを通して
第１層目の配線２Ｎが接続されている。配線２Ｎは、ア
ルミニウム膜か、Ｃｕ又は及びＳｉが添加されたアルミ
ニウム膜で形成されている。Ｃｕはストレスマイグレー
ションを低減する。Ｓｉはアロイスパイクの発生を低減
する。The collector region C is composed of an n-type semiconductor region 2C, an epitaxial layer 2B, and a potential-raising n-type semiconductor region 2F. The semiconductor region 2C is a buried semiconductor region provided between the semiconductor substrate 2A and the epitaxial layer 2B like the semiconductor region 2D. The semiconductor region 2F is provided on the main surface of the epitaxial layer 2B so as to reach the semiconductor region 2C. Semiconductor region 2F of collector region C
A first layer wiring 2N is connected to the first layer through a connection hole 2M formed in the interlayer insulating film 2L. The wiring 2N is formed of an aluminum film or an aluminum film doped with Cu or Si. Cu reduces stress migration. Si reduces the occurrence of alloy spikes.
ベース領域Ｂは、コレクタ領域Ｃを構成するエピタキシ
ャル層２Ｂの主面部に設けられたｐ型半導体領域２Ｇで
構成されている。ベース領域Ｂである半導体領域２Ｇに
は配線２Ｎが接続されている。The base region B is composed of a p-type semiconductor region 2G provided on the main surface of the epitaxial layer 2B that constitutes the collector region C. A wiring 2N is connected to the semiconductor region 2G, which is the base region B.
エミッタ領域Ｅは、前記ベース領域Ｂを構成する半導体
領域２Ｇの主面部に設けられたｎ゛型半導体領域２Ｈで
構成されている。エミッタ領域Ｅである半導体領域２Ｈ
には絶縁膜２■に形成された接続孔２Ｊを通してエミッ
タ電極２Ｋが接続されている。エミッタ電極２にはｎ型
不純物（Ｐ又はＡ ｓ ）が導入された多結晶珪素膜で
形成されている。半導体領域２Ｈは、前記エミッタ電極
２Ｋに導入されたｎ型不純物が半導体領域２Ｇに拡散さ
れることによって形成されている０図示しないが、エミ
ッタ電極２Ｋを形成する多結晶珪素膜は、他の領域にお
いて配線や抵抗素子等を構成するようになっている。エ
ミッタ電極２Ｋには同様に配線２Ｎが接続されている。The emitter region E is composed of an n-type semiconductor region 2H provided on the main surface of the semiconductor region 2G constituting the base region B. Semiconductor region 2H which is emitter region E
An emitter electrode 2K is connected to the insulating film 2 through a connection hole 2J formed in the insulating film 2. The emitter electrode 2 is formed of a polycrystalline silicon film doped with n-type impurities (P or As). The semiconductor region 2H is formed by diffusing the n-type impurity introduced into the emitter electrode 2K into the semiconductor region 2G. Although not shown, the polycrystalline silicon film forming the emitter electrode 2K is formed in other regions. Wiring, resistance elements, etc. are configured in the Similarly, a wiring 2N is connected to the emitter electrode 2K.
前記第１層目の配線２Ｎの上層には層間Ｉ＠緑膜２０を
介在させて第２層目の配線２Ｑが設けられている。さら
に、第２層目の配線２Ｑの上層には層間絶縁膜２Ｒを介
在させて第３層目の配線２Ｔが設けられている。前述の
ように、半導体チップ２は３層配線構造で構成されてい
る。配線２Ｎと配線２Ｑとは、層間絶縁膜２０に形成さ
れた接続孔２Ｐを通して接続されている。配線２Ｑと配
線２Ｔとは、層間絶縁膜２Ｒに形成された接続孔２Ｓを
通して接続されている。配線２Ｑ、２Ｔの夫々は配線２
Ｎと同様の材料で形成されている。層間絶縁膜２Ｌ、２
０．２Ｒの夫々は酸化珪素膜を主体として形成されてい
る。A second layer wiring 2Q is provided above the first layer wiring 2N with an interlayer I@green film 20 interposed therebetween. Further, a third layer wiring 2T is provided above the second layer wiring 2Q with an interlayer insulating film 2R interposed therebetween. As described above, the semiconductor chip 2 has a three-layer wiring structure. The wiring 2N and the wiring 2Q are connected through a connection hole 2P formed in the interlayer insulating film 20. The wiring 2Q and the wiring 2T are connected through a connection hole 2S formed in the interlayer insulating film 2R. Each of wiring 2Q and 2T is wiring 2
It is made of a material similar to N. Interlayer insulation film 2L, 2
Each of 0.2R is formed mainly of a silicon oxide film.
第３層目の配線２Ｔの上層にはパッシベーション膜２Ｕ
が設けられている。パッシベーション膜２Ｕは例えばプ
ラズマＣＶＤで堆積させた窒化珪素膜で形成する。The passivation film 2U is on the upper layer of the third layer wiring 2T.
is provided. The passivation film 2U is formed of, for example, a silicon nitride film deposited by plasma CVD.
第３層目の配線２Ｔは、周辺回路の各回路上及び周辺回
路の各回路から引き出された論理回路部Ｌ ｏｇｉｃ上
において外部端子（ポンディングパッド）ＢＰを構成す
る。第３図に示すように、外部端子ＢＰとなる配線２Ｔ
上のパッシベーション膜２Ｕには開口部２ｖが形成され
ている。外部端子ＢＰである配線２Ｔ上には開口部２ｖ
を通してバリアメタル層２Ｗが設けられている。バリア
メタル層２Ｗは、Ｃｒ、Ｃｕ、Ａｕを順次積層した複合
膜で構成されている。Ｃｒは１２００〜１５００［人］
程度の膜厚で形成する。Ｃｕは５０００〜７０００［人
］程度の膜厚で形成する。Ａｕは７００〜１１００［人
］程度の膜厚で形成する。外部端子ＢＰである配線２Ｔ
には、バリアメタル層２Ｗを介在させて、マザーチップ
２側に形成された突起電極８の一端部が接続されるよう
に構成されている。The third layer wiring 2T constitutes an external terminal (ponding pad) BP on each circuit of the peripheral circuit and on the logic circuit section Logic drawn out from each circuit of the peripheral circuit. As shown in Fig. 3, the wiring 2T becomes the external terminal BP.
An opening 2v is formed in the upper passivation film 2U. There is an opening 2v on the wiring 2T which is the external terminal BP.
A barrier metal layer 2W is provided therethrough. The barrier metal layer 2W is composed of a composite film in which Cr, Cu, and Au are sequentially laminated. Cr is 1200-1500 [people]
Form the film with a thickness of approximately Cu is formed to a thickness of about 5,000 to 7,000 [people]. Au is formed to a thickness of about 700 to 1100 [people]. Wiring 2T which is external terminal BP
is configured to be connected to one end of a protruding electrode 8 formed on the mother chip 2 side with a barrier metal layer 2W interposed therebetween.
前記半導体チップ（メモリＬＳＩ）３はＳＲＡＭで構成
されている。半導体チップ３は、第２図に示すように、
中央部分にメモリセルアレイＭＡＲＹが配置されている
。メモリセルアレイＭＡＲＹには行列状に複数のメモリ
セルが配置されている。The semiconductor chip (memory LSI) 3 is composed of an SRAM. The semiconductor chip 3, as shown in FIG.
A memory cell array MARY is arranged in the central portion. A plurality of memory cells are arranged in rows and columns in the memory cell array MARY.
メモリセルは、第４図（メモリセルの等価回路図）に示
すように、バイポーラトランジスタで構成されたショッ
トキーバリア型で構成されている。このメモリセルは、
列方向に延在するワード線ＷＬ及びデータ保持線ＨＬと
、相補性デジット線ＤＬ及び「工とで規定された領域内
に構成されている。The memory cell, as shown in FIG. 4 (equivalent circuit diagram of the memory cell), is a Schottky barrier type composed of bipolar transistors. This memory cell is
It is configured within an area defined by word lines WL and data holding lines HL extending in the column direction, complementary digit lines DL, and a "mark".
すなわち、メモリセルは、２個の寄生ｎｐｎ型バイポー
ラトランジスタＴｒＸ、２個の逆方向ｎｐｎ型バイポー
ラトランジスタＴｒ２．２個のショットキーバリアダイ
オードＳＢＤ、２個のメモリセル抵抗ＲＨ０，２個の低
抵抗ＲＬで構成されている。That is, the memory cell includes two parasitic npn bipolar transistors TrX, two reverse npn bipolar transistors Tr2, two Schottky barrier diodes SBD, two memory cell resistors RH0, and two low resistances RL. It consists of
半導体チップ３の周辺部分には、第２図に示すように、
入力回路Ｄｉｎ、出力回路Ｄｏｕｔ 、電源回路ＶＣ、
アドレスバッファ回路ＡＢ、Ｘドライバー回路ＸＤ及び
Ｙドライバー回路ＹＤからなる周辺回路が配置されてい
る。この周辺回路の各回路を構成する半導体素子はバイ
ポーラトランジスタである。図示しないが、半導体チッ
プ（メモリＬ５Ｉ）３を構成するバイポーラトランジス
タと半導体チップ（ロジックＬＳＩ）２を構成するバイ
ポーラトランジスタとは実質的に同一構造である。In the peripheral area of the semiconductor chip 3, as shown in FIG.
Input circuit Din, output circuit Dout, power supply circuit VC,
A peripheral circuit consisting of an address buffer circuit AB, an X driver circuit XD, and a Y driver circuit YD is arranged. The semiconductor elements constituting each circuit of this peripheral circuit are bipolar transistors. Although not shown, the bipolar transistors forming the semiconductor chip (memory L5I) 3 and the bipolar transistors forming the semiconductor chip (logic LSI) 2 have substantially the same structure.
半導体チップ３は２層配線構造（２層のアルミニウム配
線）で構成されている。外部端子ＢＰは２層目の配線で
構成されている。外部端子ＢＰは周辺回路の各回路上に
おいて構成されている。外部端子ＢＰは、突起電極８に
含有されている微量な放射性元素（ＵやＴｈ）から発生
されるα線によるソフトエラーを低減するために、メモ
リセルアレイＭＡＲＹ上には構成しない。バイポーラト
ランジスタで構成されるメモリセルはＭＩＳＦＥＴで構
成されるメモリセルに比べてα線ソフトエラーに強いが
、ソフトエラーに対するマージンを向上するために外部
端子ＢＰはメモリセルアレイＭＡＲＹ上に構成しない。The semiconductor chip 3 has a two-layer wiring structure (two layers of aluminum wiring). The external terminal BP is composed of second layer wiring. External terminal BP is configured on each peripheral circuit. The external terminal BP is not formed on the memory cell array MARY in order to reduce soft errors caused by α rays generated from trace amounts of radioactive elements (U and Th) contained in the protruding electrodes 8. A memory cell composed of bipolar transistors is more resistant to α-ray soft errors than a memory cell composed of MISFETs, but the external terminal BP is not formed on the memory cell array MARY in order to improve the margin against soft errors.
前記マザーチップ４は、第２図及び第５図（マザーチッ
プの要部断面図）に示すように構成されている。マザー
チップ４は、例えば珪素基板４Ａの表面上に層間絶縁膜
４Ｂを介在させて第１層目の配線４Ｃが設けられている
。珪素基板４Ａは、半導体チップ（単結晶珪素基板２Ａ
）２．３の夫々に対する熱膨張係数差が無く、又熱伝導
性が良好である特徴を有している。層間絶縁膜４Ｂは珪
素基板４Ａの主面を酸化した酸化珪素膜で形成されてい
る。配線４Ｃはアルミニウム膜かＳｉが添加されたアル
ミニウム膜で形成されている。The mother chip 4 is constructed as shown in FIGS. 2 and 5 (cross-sectional views of main parts of the mother chip). In the mother chip 4, for example, a first layer of wiring 4C is provided on the surface of a silicon substrate 4A with an interlayer insulating film 4B interposed therebetween. The silicon substrate 4A is a semiconductor chip (single crystal silicon substrate 2A
) There is no difference in coefficient of thermal expansion with respect to each of 2.3, and the thermal conductivity is good. The interlayer insulating film 4B is formed of a silicon oxide film obtained by oxidizing the main surface of the silicon substrate 4A. The wiring 4C is formed of an aluminum film or an aluminum film doped with Si.
第１層目の配線４Ｃ上には層間絶縁膜４Ｄ及び４Ｅを介
在させて第２層目の配線４Ｇが設けられている。配線４
Ｇは配線４Ｃと実質的に同一材料で形成されている。配
線４Ｇと配線４Ｃとは層間絶縁膜４Ｄ及び４Ｅに形成さ
れた接続孔４Ｆを通して接続されている。層間絶縁膜４
Ｄは、主にエツチングストッパ層として使用され、例え
ばプラズマＣＶＤで堆積させた窒化珪素膜で形成されて
いる。層間絶縁膜４Ｅは、主に配線４Ｃと配線４Ｇとを
電気的に分離するように構成されており、例えばスパッ
タで堆積させた酸化珪素膜で形成されている。接続孔４
Ｆは、層間絶縁膜４Ｅに等方性のウェットエツチングを
施し１層間絶縁膜４Ｄに異方性のドライエツチングを施
して形成されている。A second layer wiring 4G is provided on the first layer wiring 4C with interlayer insulating films 4D and 4E interposed therebetween. Wiring 4
G is formed of substantially the same material as the wiring 4C. Wiring 4G and wiring 4C are connected through connection holes 4F formed in interlayer insulating films 4D and 4E. Interlayer insulation film 4
D is mainly used as an etching stopper layer, and is formed of, for example, a silicon nitride film deposited by plasma CVD. The interlayer insulating film 4E is mainly configured to electrically isolate the wiring 4C and the wiring 4G, and is formed of, for example, a silicon oxide film deposited by sputtering. Connection hole 4
F is formed by performing isotropic wet etching on the interlayer insulating film 4E and performing anisotropic dry etching on the first interlayer insulating film 4D.
第２層目の配線４Ｇ上にはパッシベーション膜４Ｈ及び
４Ｉが設けられている。パッシベーション膜４Ｈは例え
ば窒化珪素膜で形成されている。Passivation films 4H and 4I are provided on the second layer wiring 4G. The passivation film 4H is formed of, for example, a silicon nitride film.
パッシベーション膜４工は例えば酸化珪素膜で形成され
ている。The passivation film 4 is formed of, for example, a silicon oxide film.
第２層目の配線４Ｇは、第５図に示すように、マザーチ
ップ４の中央部分の所定領域において内部端子Ｐ１を構
成するようになっている。内部端子Ｐ１は半導体チップ
２．３の夫々の外部端子ＢＰと突起電極８を介在させて
接続するように構成されている。内部端子Ｐ１を構成す
る配線４Ｇ上にはパッシベーション膜４Ｈ及び４工に形
成された開口部４Ｊを通してバリアメタル層４Ｋが設け
られている。バリアメタル層４には前記半導体チップ２
，３の夫々の外部端子ＢＰの表面に設けられたバリアメ
タル層２Ｗと実質的に同一構造（Ａ・ ｕ／Ｃｕ／Ｃ
ｒ）で構成されている。前記開口部４Ｊは等方性のウェ
ットエツチングを施して形成されている。バリアメタル
層４に上には突起電極８が設けられるようになっている
。The second layer wiring 4G constitutes an internal terminal P1 in a predetermined area in the center of the mother chip 4, as shown in FIG. The internal terminal P1 is configured to be connected to each external terminal BP of the semiconductor chip 2.3 with a protruding electrode 8 interposed therebetween. A barrier metal layer 4K is provided on the wiring 4G constituting the internal terminal P1 through the passivation film 4H and the opening 4J formed in the passivation film 4H. The semiconductor chip 2 is in the barrier metal layer 4.
, 3 has substantially the same structure as the barrier metal layer 2W provided on the surface of each external terminal BP (A・u/Cu/C
r). The opening 4J is formed by isotropic wet etching. A protruding electrode 8 is provided on the barrier metal layer 4.
第２層目の配線４Ｇは、マザーチップ４の周辺部分の所
定領域において外部端子Ｐ２を構成するようになってい
る。外部端子Ｐ２を構成する配線４Ｇ上にはパッシベー
ション膜４Ｈ及び４■に形成された開口部４Ｌが設けら
れている。開口部４Ｌは外部端子Ｐ２を構成する配線４
Ｇにボンディングワイヤ１２を接続するように構成され
ている。The second layer wiring 4G constitutes an external terminal P2 in a predetermined area around the mother chip 4. An opening 4L formed in the passivation films 4H and 4■ is provided on the wiring 4G constituting the external terminal P2. The opening 4L is the wiring 4 that constitutes the external terminal P2.
The bonding wire 12 is connected to G.
開口部４Ｌはパッシベーション膜４工に等方性のウェッ
トエツチングを施して形成されている。The opening 4L is formed by subjecting the passivation film 4 to isotropic wet etching.
前記突起電極８は、後に詳述するが、リフトオフ技術を
用いてマザーチップ４の内部端子Ｐ□を構成する配線４
Ｇ上にバリアメタル層４Ｋを介在させて構成される。つ
まり、内部端子Ｐ１には突起電極８の他端側か接続され
るようになっている。Although the protruding electrodes 8 will be described in detail later, the wiring 4 constituting the internal terminals P□ of the mother chip 4 is formed using a lift-off technique.
A barrier metal layer 4K is interposed on G. In other words, the other end of the protruding electrode 8 is connected to the internal terminal P1.
突起電極８は半田で形成されている（半田突起電極）。The protruding electrode 8 is formed of solder (solder protruding electrode).
マザーチップ４は、前記第１図に示すように。The mother chip 4 is as shown in FIG. 1 above.
接着金属層９を介在させてベース基板５に搭載されてい
る。ベース基板５は例えば炭化珪素基板で構成されてお
り、マザーチップ４に対する熱膨張係数が小さく、又熱
伝導が良好である特徴を有している。接着金属層９は例
えばＡｕ−８ｎ合金で形成されている。It is mounted on the base substrate 5 with an adhesive metal layer 9 interposed therebetween. The base substrate 5 is made of, for example, a silicon carbide substrate, and is characterized by having a small coefficient of thermal expansion with respect to the mother chip 4 and good heat conduction. The adhesive metal layer 9 is made of, for example, an Au-8n alloy.
ベース基板５の周辺部であってベース基板５と枠体７と
の間にはり−ド１０が設けられている。リード１０は、
低融点ガラス１１によってベース基板５、枠体７の夫々
に固着されている。リード１０は例えばＦｅ−Ｎｉ合金
（４２７０イ）で形成されている。A beam 10 is provided at the periphery of the base substrate 5 and between the base substrate 5 and the frame 7. Lead 10 is
It is fixed to the base substrate 5 and the frame body 7 with a low melting point glass 11, respectively. The lead 10 is made of, for example, Fe--Ni alloy (4270).
リード１０のインナーリード部はボンディングワイヤ１
２を介在させてマザーチップ４の外部端子Ｐ２である配
線４Ｇに接続されている。The inner lead part of the lead 10 is the bonding wire 1
2 is connected to the wiring 4G, which is the external terminal P2 of the mother chip 4.
前記ボンディングワイヤ１２はアルミニウムで構成され
ている。ボンディングワイヤ１２は超音波ボンディング
法でリード１０のインナーリード部、マザーチップ４の
外部端子Ｐ２を構成する配線４Ｇの夫々に接続される。The bonding wire 12 is made of aluminum. The bonding wire 12 is connected to the inner lead portion of the lead 10 and the wiring 4G constituting the external terminal P2 of the mother chip 4 by ultrasonic bonding.
半導体チップ２及び３を搭載したマザーチップ４、リー
ド１０のインナーリード部及びボンディングワイヤ１２
は封止材１４で気密封止されている。封止材１４は例え
ばシリコーンゲルを使用する。シリコーンゲルはボッテ
ィング法によって形成されている。Mother chip 4 on which semiconductor chips 2 and 3 are mounted, inner lead portions of leads 10 and bonding wires 12
is hermetically sealed with a sealant 14. For example, silicone gel is used as the sealant 14. Silicone gel is formed by the botting method.
ベース基板５と枠体７とは低融点ガラス１１で固着され
、枠体７と封止用キャップ６とは接着剤１３で固着され
ている。接着剤１３は例えばシリコーンゴムを使用する
。枠体７は例えばムライト材で形成されている。封止用
キャップ６は例えばセラミック材で形成されている。The base substrate 5 and the frame 7 are fixed with a low melting point glass 11, and the frame 7 and the sealing cap 6 are fixed with an adhesive 13. For example, silicone rubber is used as the adhesive 13. The frame body 7 is made of mullite, for example. The sealing cap 6 is made of, for example, a ceramic material.
ベース基板５の裏面（マザーチップ４の搭載面と対向す
る裏面）には接着剤１５を介在させて放熱フィン１６が
設けられている。放熱フィン１６は半導体チップ２．３
の夫々で発生した熱を外部に放出するために取り付けら
九でいる。接着剤１５は例えばシリコーンゴムを使用す
る。A radiation fin 16 is provided on the back surface of the base substrate 5 (the back surface facing the mounting surface of the mother chip 4) with an adhesive 15 interposed therebetween. The radiation fin 16 is a semiconductor chip 2.3
It is installed in order to release the heat generated in each to the outside. For example, silicone rubber is used as the adhesive 15.
前記リード１０のアウターリード部はＬ字形状に成型さ
れている。このアウターリード部の表面には図示しない
が半田層が設けられている。アウターリード部は配線基
板（ベビーボード）１７に接続される。The outer lead portion of the lead 10 is formed into an L-shape. Although not shown, a solder layer is provided on the surface of the outer lead portion. The outer lead portion is connected to a wiring board (baby board) 17.
次に、前記半導体装置１のマザーチップ４及び突起電極
８の形成方法について、第６図乃至第１５図（各製造工
程毎に示す要部断面図）を用いて簡単に説明する。Next, a method for forming the mother chip 4 and the protruding electrodes 8 of the semiconductor device 1 will be briefly explained using FIGS. 6 to 15 (cross-sectional views of main parts shown for each manufacturing process).
まず、珪素基板４Ａを用意する。この後、珪素基板４Ａ
の全表面上に層間絶縁膜４Ｂを形成する。First, a silicon substrate 4A is prepared. After this, silicon substrate 4A
An interlayer insulating film 4B is formed on the entire surface.
層間絶縁膜４Ｂは、珪素基板４Ａの表面を酸化して形成
した酸化珪素膜で形成する。層間絶縁膜４Ｂは例えば１
．１〜１．３［μｍ］程度の膜厚で形成する。The interlayer insulating film 4B is formed of a silicon oxide film formed by oxidizing the surface of the silicon substrate 4A. The interlayer insulating film 4B is, for example, 1
．． It is formed with a film thickness of about 1 to 1.3 [μm].
次に、第６図に示すように、層間絶縁膜４Ｂ上に第１層
目の配線４Ｃを形成する。配線４Ｃはスパッタで堆積さ
せたアルミニウム（ＡＱ−８ｉ）膜で形成し、１．８〜
２．２［μｍ］程度の膜厚で形成する。Next, as shown in FIG. 6, a first layer wiring 4C is formed on the interlayer insulating film 4B. The wiring 4C is formed of an aluminum (AQ-8i) film deposited by sputtering, and has a thickness of 1.8~
It is formed with a film thickness of about 2.2 [μm].
配線４Ｃは等方性のウェットエツチングでパターンニン
グする。すなわち、配線４Ｃは、側壁の段差形状を緩和
し、上層配線のステップカバレッジを向上できるように
形成されている。The wiring 4C is patterned by isotropic wet etching. That is, the wiring 4C is formed so that the step shape of the side wall can be relaxed and the step coverage of the upper layer wiring can be improved.
次に、配線４Ｃ上を含む基板全面に層間絶縁膜４Ｄ、４
Ｅの夫々を順次積層する。層間絶縁膜４Ｄは、エツチン
グストッパ層として使用するため、層間絶縁膜４Ｅと異
なるエツチング速度を有するように形成する。層間Ｍ！
縁膜４Ｄは、例えばプラズマＣＶＤで堆積させた窒化珪
素膜で形成し、０゜４〜０．６［μｍ］程度の膜厚で形
成する。層間絶縁膜４Ｅは配線４Ｃとその上層配線とを
充分に電気的に分離できるように形成されている。層間
絶縁膜４Ｅは、例えばスパッタで堆積させた酸化珪素膜
で形成し、３．４〜３．６［μｍ］程度の膜厚で形成す
る。Next, interlayer insulating films 4D and 4 are formed on the entire surface of the substrate including on the wiring 4C.
Each of E is sequentially laminated. Since the interlayer insulating film 4D is used as an etching stopper layer, it is formed to have a different etching rate from that of the interlayer insulating film 4E. Interlayer M!
The edge film 4D is formed of, for example, a silicon nitride film deposited by plasma CVD, and has a thickness of about 0.4 to 0.6 μm. The interlayer insulating film 4E is formed so as to sufficiently electrically isolate the wiring 4C from the wiring layer above it. The interlayer insulating film 4E is formed of, for example, a silicon oxide film deposited by sputtering, and has a thickness of about 3.4 to 3.6 [μm].
次に、第７図に示すように、上層配線との接続部分とな
る配線４Ｃ上の層間絶縁膜４Ｄ及び４Ｅを除去し、接続
孔４Ｆを形成する。接続孔４Ｆは、層間絶縁膜４Ｅに等
方性のウェットエツチングを施し、層間絶縁膜４Ｄに異
方性のドライエツチングを施すことによって形成するこ
とができる。この接続孔４Ｆの形成に際しては、層間絶
縁膜４Ｄをエツチングストッパ層として使用しているの
で、充分に厚い膜厚を有する層間絶縁膜４Ｅのエツチン
グ量の制御を簡単に行うことができる。また、接続孔４
Ｆは１層間絶縁膜４Ｅを等方性のウエットエッチングで
エツチングしているので１段差形状を緩和して上層配線
のステップカバレッジを向上することができる。Next, as shown in FIG. 7, the interlayer insulating films 4D and 4E on the wiring 4C, which will be the connecting portion with the upper layer wiring, are removed to form a connection hole 4F. The contact hole 4F can be formed by performing isotropic wet etching on the interlayer insulating film 4E and performing anisotropic dry etching on the interlayer insulating film 4D. In forming the connection hole 4F, since the interlayer insulating film 4D is used as an etching stopper layer, the amount of etching of the interlayer insulating film 4E, which has a sufficiently thick film thickness, can be easily controlled. In addition, connection hole 4
Since the first interlayer insulating film 4E is etched by isotropic wet etching, the one-step difference shape can be relaxed and the step coverage of the upper layer wiring can be improved.
次に、第８図に示すように、接続孔４Ｆを通して配線４
Ｃに接続するように、層間絶縁膜４Ｅ上に第２層目の配
線４Ｇを形成する。配線４Ｇは信号を伝達する配線だけ
でなく、マザーチップ４の内部端子Ｐ□、外部端子Ｐ２
の夫々を形成するようになっている。配線４Ｇは、配線
４Ｃと同様に、スパッタで堆積させたアルミニウム（Ａ
Ｒ−３ｉ）膜で形成し、２．４〜２．６［μｍ］程度の
膜厚で形成する。配線４Ｇは等方性のウェットエツチン
グでパターンニングする。Next, as shown in FIG. 8, the wiring 4 is passed through the connection hole 4F.
A second layer wiring 4G is formed on the interlayer insulating film 4E so as to be connected to C. The wiring 4G is not only a wiring for transmitting signals, but also an internal terminal P□ of the mother chip 4 and an external terminal P2.
It is designed to form each of the following. Like the wiring 4C, the wiring 4G is made of aluminum (A) deposited by sputtering.
R-3i) is formed with a film thickness of approximately 2.4 to 2.6 [μm]. The wiring 4G is patterned by isotropic wet etching.
次に、配線４Ｇ上を含む基板全面にパッシベーション膜
４Ｈを形成する。パッシベーション膜４Ｈは、例えばプ
ラズマＣＶＤで堆積させた窒化珪素膜で形成し、０．４
〜０．６［μｍ］程度の膜厚で形成する。Next, a passivation film 4H is formed over the entire surface of the substrate including on the wiring 4G. The passivation film 4H is formed of a silicon nitride film deposited by plasma CVD, for example, and has a thickness of 0.4
It is formed with a film thickness of about 0.6 [μm].
次に、配線４Ｇ上及びパッシベーション膜４Ｈ上を含む
基板全面にパッシベーション膜４Ｉを形成スる。パッシ
ベーション膜４工は、例えばスパッタで堆積させた酸化
珪素膜で形成し、３．４〜３．６［μｍ］程度の膜厚で
形成する。この後、第９図に示すように、配線４Ｇの内
部端子Ｐ１形成領域上のパッシベーション膜４Ｎを除去
し、開口部４Ｊを形成する。開口部４Ｊは、パッシベー
ション膜４工に等方性のウェットエツチングを施して形
成する。次に、パッシベーション膜４Ｈをドライエツチ
ングにより開口する。Next, a passivation film 4I is formed over the entire surface of the substrate including on the wiring 4G and on the passivation film 4H. The passivation film 4 is formed of, for example, a silicon oxide film deposited by sputtering, and has a thickness of about 3.4 to 3.6 [μm]. Thereafter, as shown in FIG. 9, the passivation film 4N on the internal terminal P1 formation region of the wiring 4G is removed to form an opening 4J. The opening 4J is formed by subjecting the passivation film 4 to isotropic wet etching. Next, the passivation film 4H is opened by dry etching.
次に、第１０図に示すように、開口部４Ｊの内部におい
て、配線４Ｇの内部端子Ｐ１形成領域上にバリアメタル
層４Ｋを形成する。バリアメタル層４には、Ｃｒ、Ｃｕ
、Ａｕを順次積層して形成する。Ｃｒは、蒸着又はスパ
ッタで形成し、１２００〜１５００［人コ程度の膜厚で
形成する。Ｃｕは、蒸着又はスパッタで形成し、５００
０〜７０００［人コ程度の膜厚で形成する。Ａｕは、蒸
着又はスパッタで形成し、７００〜１１００［人コ程度
の膜厚で形成する。バリアメタル層４には、例えば等方
性のウェットエツチングと異方性のドライエツチングと
を組合せてパターンニングする。Next, as shown in FIG. 10, a barrier metal layer 4K is formed inside the opening 4J and on the internal terminal P1 formation region of the wiring 4G. The barrier metal layer 4 includes Cr, Cu.
, Au are sequentially laminated. Cr is formed by vapor deposition or sputtering to a film thickness of about 1200 to 1500 mm. Cu is formed by vapor deposition or sputtering, and
0 to 7000 [formed with a film thickness of about the same thickness as a human body. Au is formed by vapor deposition or sputtering to a film thickness of about 700 to 1100 mm. The barrier metal layer 4 is patterned by, for example, a combination of isotropic wet etching and anisotropic dry etching.
次に、第１１図に示すように、配線４Ｇの外部端子Ｐ２
形成領域上のパッシベーション膜４Ｉを除去し、開口部
４Ｌを形成する。開口部４Ｌは開口部４Ｊと実質的に同
一構造で構成する。つまり、開口部４Ｌはパッシベーシ
ョン膜４Ｈに等方性のウェットエツチングを施して形成
する。Next, as shown in FIG. 11, the external terminal P2 of the wiring 4G
The passivation film 4I on the formation region is removed to form an opening 4L. The opening 4L has substantially the same structure as the opening 4J. That is, the opening 4L is formed by subjecting the passivation film 4H to isotropic wet etching.
次に、図示しないが、珪素基板４Ａの裏面にバックグラ
インド処理を施し、この処理を施された面にバリアメタ
ル層を形成する。このバリアメタル層は、前記バリアメ
タル層４にと実質的に同一構造で構成する。この後、珪
素基板４Ａの裏面のバリアメタル層の表面上にＡｕを蒸
着する。このＡｕ層は、マザーチップ４をベース基板５
に固着する際の接着金属層９の一部となる。Next, although not shown, a back grinding process is performed on the back surface of the silicon substrate 4A, and a barrier metal layer is formed on the surface that has been subjected to this process. This barrier metal layer has substantially the same structure as the barrier metal layer 4. After that, Au is deposited on the surface of the barrier metal layer on the back surface of the silicon substrate 4A. This Au layer connects the mother chip 4 to the base substrate 5.
It becomes part of the adhesive metal layer 9 when it is adhered to.
次に、突起電極８を形成するりフトオフを行う。Next, a lift-off is performed to form the protruding electrode 8.
すなわち、まず、第１２図に示すように、マザーチップ
４の突起電極（導体膜）８を形成しない領域のパッシベ
ーション膜４■上に第１レジスト膜１８を形成する。第
１レジスト膜１８は第１６図（突起電極及びダミー突起
電極の形成領域を示すマザーチップの平面図）に示す領
域に形成される。That is, first, as shown in FIG. 12, a first resist film 18 is formed on the passivation film 4 in a region of the mother chip 4 where the protruding electrodes (conductor film) 8 are not formed. The first resist film 18 is formed in the area shown in FIG. 16 (a plan view of the mother chip showing the formation area of the protruding electrodes and dummy protruding electrodes).
すなわち、半導体チップ（ロジックＬＳＩ）２が搭載さ
れる領域においては、論理回路部Ｌｏｇｉｃの領域及び
周辺回路の領域に突起電極８が形成されるのでその領域
は除き１両者間の領域のパッシベーション膜４工上に第
１レジスト膜１８が形成される。半導体チップ（メモリ
ＬＳＩ）３が搭載される領域においては１周辺回路の領
域に突起電極８が形成されるのでその領域は除き、メモ
リセルアレイＭＡＲＹの領域のパッシベーション膜４Ｉ
上に第１レジスト膜１８が形成される。半導体チップ２
及び３が搭載されない領域においては、突起電極８が形
成されないので、全領域のパッシベーション膜４工上に
第１レジスト膜１８が形成される。That is, in the area where the semiconductor chip (logic LSI) 2 is mounted, since the protruding electrodes 8 are formed in the logic circuit area Logic and the peripheral circuit area, the passivation film 4 in the area between the two is excluded. A first resist film 18 is formed on the process. In the area where the semiconductor chip (memory LSI) 3 is mounted, the protruding electrode 8 is formed in the area of one peripheral circuit, so excluding that area, the passivation film 4I in the area of the memory cell array MARY is
A first resist film 18 is formed thereon. semiconductor chip 2
Since the protruding electrodes 8 are not formed in the regions where the resistors 3 and 3 are not mounted, the first resist film 18 is formed on the passivation film 4 in the entire region.
第１レジスト膜１８は、感光性レジスト膜例えばポリメ
タクリル酸メチル（モノマ系）で形成され、１．０〜６
．０［μｍ］程度の膜厚で形成する。第１レジスト膜１
８は、基板全面に塗布した後、約１２０［’Ｃ］程度の
温度でベークし、所定部分を感光後、現像を施すことに
よって、突起電極８を形成しない領域のみ残存させる。The first resist film 18 is formed of a photosensitive resist film, for example, polymethyl methacrylate (monomer type), and has a
．． It is formed with a film thickness of about 0 [μm]. First resist film 1
After coating the entire surface of the substrate, No. 8 is baked at a temperature of approximately 120['C], and after exposing a predetermined portion to light, development is performed to leave only the area where the protruding electrode 8 is not formed.
次に、第１３図に示すように、突起電極８を形成する領
域であるパッシベーション膜４工上及び突起電極８を形
成しない領域である第１レジスト膜１８上を含む基板全
面に第２レジスト膜１９を形成する。第２レジスト膜１
９は下地レジスト膜１９Ａの表面上にフィルムレジスト
膜１９Ｂを積層した２層構造で形成されている。Next, as shown in FIG. 13, a second resist film is applied to the entire surface of the substrate, including on the passivation film 4, which is the area where the protruding electrodes 8 are to be formed, and on the first resist film 18, which is the area where the protruding electrodes 8 are not formed. form 19. Second resist film 1
9 has a two-layer structure in which a film resist film 19B is laminated on the surface of a base resist film 19A.
下地レジスト膜１９Ａは、配線４Ｃ及び配線４Ｇによる
段差形状、接続孔４Ｆ及び開口部４Ｊによる段差形状及
び第１レジスト膜１８の端部の段差形状が生じた場合で
も、フィルムレジスト膜１９Ｂを下地に密着させるよう
に形成されている。つまり、下地レジスト膜１９Ａは、
フィルムレジスト膜１９Ｂが下地から剥離することを防
止するように構成されている。下地レジスト膜１９Ａは
、第１レジスト膜１８と同一材料の感光性レジスト膜例
えばポリメタクリル酸メチルで形成され、３．４〜３．
６［μｍｌ程度の膜厚で形成する。下地レジスト膜１９
Ａは、基板全面に塗布した後、約１２０［’Ｃ］程度の
温度でベークすることに・よって形成することができる
。The base resist film 19A can be formed using the film resist film 19B as a base even when a step shape due to the wiring 4C and the wiring 4G, a step shape due to the connection hole 4F and the opening 4J, and a step shape at the end of the first resist film 18 occur. It is formed to fit closely together. In other words, the base resist film 19A is
It is configured to prevent the film resist film 19B from peeling off from the base. The base resist film 19A is formed of a photosensitive resist film made of the same material as the first resist film 18, for example, polymethyl methacrylate, and is formed from 3.4 to 3.
It is formed with a film thickness of about 6 [μml]. Base resist film 19
A can be formed by coating the entire surface of the substrate and then baking it at a temperature of about 120['C].
フィルムレジスト膜１９Ｂは、突起電極８に必要な高さ
を得るために厚い膜厚で形成されている。The film resist film 19B is formed to have a large thickness in order to obtain the height necessary for the protruding electrode 8.
フィルムレジスト膜１９Ｂは、第１レジスト膜１８、下
地レジスト膜１９Ａの夫々と同一材料の感光性レジスト
膜例えばポリメタクリル酸メチルで形成され、３０〜４
０［μｍｌ程度の膜厚で形成する。図示していないが、
フィルムレジスト膜１９Ｂの表面上には、フィルムレジ
スト膜１９Ｂの感光後、現像する前まで保護膜としての
カバーフィルム（約２０［μｍｌ程度の膜厚）が設けら
れている。フィルムレジスト膜１９Ｂは、下地レジスト
膜１９Ａの表面上に熱圧着ラミネートすることによって
形成されている。The film resist film 19B is formed of a photosensitive resist film made of the same material as the first resist film 18 and the base resist film 19A, for example, polymethyl methacrylate, and has a thickness of 30 to 4
It is formed with a film thickness of about 0 μml. Although not shown,
A cover film (film thickness of about 20 μml) is provided on the surface of the film resist film 19B as a protective film after the film resist film 19B is exposed to light and before development. The film resist film 19B is formed by thermocompression lamination on the surface of the base resist film 19A.
次に、第１４図に示すように、第２レジスト膜１９の突
起電極８を形成する部分（内部端子Ｐ０上）に第１開口
部２０Ａを形成すると共に、第２レジスト膜１９の突起
電極８を形成しない領域（第１レジスト膜１８上）にダ
ミー突起電極８Ａを形成するための第２開口部２０Ｂを
形成する。第１開口部２０Ａ、第２開口部２０Ｂの夫々
は、第２レジスト膜１９を感光後、現像することによっ
て形成することができる。第１開口部２ＯＡは、例えば
２００〜３００［μｍｌ程度の間隔毎に形成する。突起
電極８を形成するこの第１開口部２ＯＡは、多端子化を
図るために高密度で形成される。一方、第２開口部２０
Ｂは、第１開口部２ＯＡと同等かそれよりも大きな間隔
毎に形成する。第２開口部２０Ｂは、第１開口部２ＯＡ
に比べて高密度に形成する必要がなく、製造上の歩留り
を向上するためには若干大きな間隔で形成した方が好ま
しい。ただし、第１レジスト膜１８、第２レジスト膜１
９の夫々が確実に剥離し剥離不良が生じないようにする
ためには、１［ｍｍ２］程度の範囲内に少なくとも１つ
の第１開口部２ＯＡ又は第２開口部２０Ｂを設ける。Next, as shown in FIG. 14, a first opening 20A is formed in the portion of the second resist film 19 where the protruding electrode 8 is to be formed (above the internal terminal P0), and the protruding electrode 8 of the second resist film 19 is A second opening 20B for forming the dummy protruding electrode 8A is formed in a region where the dummy protrusion electrode 8A is not formed (on the first resist film 18). Each of the first opening 20A and the second opening 20B can be formed by exposing the second resist film 19 to light and then developing it. The first openings 2OA are formed at intervals of, for example, about 200 to 300 μml. The first openings 2OA forming the protruding electrodes 8 are formed at high density in order to provide multiple terminals. On the other hand, the second opening 20
B are formed at intervals equal to or larger than the first openings 2OA. The second opening 20B is the first opening 2OA.
It is not necessary to form them at a high density compared to the above, and in order to improve the manufacturing yield, it is preferable to form them at slightly larger intervals. However, the first resist film 18 and the second resist film 1
In order to ensure that each of the holes 9 is peeled off and no peeling defects occur, at least one first opening 2OA or second opening 20B is provided within a range of about 1 [mm2].
次に、第１５図に示すように、第２レジスト膜１９上の
基板全面に金属膜（導体膜）８Ｂを形成する。Next, as shown in FIG. 15, a metal film (conductor film) 8B is formed on the entire surface of the substrate on the second resist film 19.
金属膜８Ｂは蒸着で堆積させた半田を使用する。The metal film 8B uses solder deposited by vapor deposition.
半田は、例えば９５［重量％］のｐｂと５［重量％］の
Ｓｎとで形成する。金属膜８Ｂは例えば１５〜１００［
μｍｌ程度の膜厚で形成する（この膜厚は突起電極８の
高さに相当する）。この金属膜８Ｂを基板全面に形成す
ることによって、第２レジスト膜１９の第１開口部２Ｏ
Ａ内において、内部端子Ｐ１である配線４Ｇ上のバリア
メタル層４にの表面上に突起電極８を形成することがで
きる。この突起電極８は、前記第１６図に０印（一部省
略して・印で示す）で示すように形成される。また、第
２レジスト膜１９の第２開口部２０Ｂ内において（突起
電極８を形成しない領域）、第１レジスト膜１８上にダ
ミー突起電極８Ａを形成することができる。The solder is formed of, for example, 95 [wt%] PB and 5 [wt%] Sn. The metal film 8B has a thickness of, for example, 15 to 100[
It is formed with a film thickness of about μml (this film thickness corresponds to the height of the protruding electrode 8). By forming this metal film 8B on the entire surface of the substrate, the first opening 2O of the second resist film 19
In A, a protruding electrode 8 can be formed on the surface of the barrier metal layer 4 on the wiring 4G, which is the internal terminal P1. This protruding electrode 8 is formed as shown by the mark 0 (partially omitted and shown by the mark) in FIG. 16. Further, a dummy protruding electrode 8A can be formed on the first resist film 18 within the second opening 20B of the second resist film 19 (in a region where the protruding electrode 8 is not formed).
ダミー突起電極８Ａは、第１６図に・印（一部省略して
・印で示す）で示すように形成される。The dummy protruding electrode 8A is formed as shown in FIG. 16 by the mark (partially omitted and shown by the mark).
次に、第２レジスト膜１９、第１レジスト膜１８の夫々
を除去する。この除去は剥離液例えば塩化メチレンで行
う。必要に応じて、除去の際に超音波処理を施してもよ
い。第２レジスト膜１９の下地レジスト膜１９Ａ、フィ
ルムレジスト膜１９Ｂ、第１レジスト膜１８の夫々は、
同一の感光性レジスト膜で形成されているので、−度の
剥離工程で剥離除去することができる。突起電極８を形
成する領域においては第１開口部２ＯＡが密に形成され
ているので、前記第１５図に矢印Ａで示すように、剥離
液は充分に第２レジスト膜１９に浸入させることができ
る。また、突起電極８を形成しない領域においてはダミ
ー突起電極８Ａを形成する第２開口部２０Ｂが第１開口
部２０Ａと同等に又はそれに近い密に形成されているの
で、前記第１５図に矢印Ａで示すように、剥離液は充分
に第２レジスト膜１９及び第１レジスト膜１８に浸入さ
せることができる。Next, each of the second resist film 19 and the first resist film 18 is removed. This removal is carried out using a stripping solution such as methylene chloride. If necessary, ultrasonic treatment may be performed during removal. Each of the base resist film 19A, film resist film 19B, and first resist film 18 of the second resist film 19 is
Since they are formed of the same photosensitive resist film, they can be peeled off in a second peeling process. Since the first openings 2OA are densely formed in the region where the protruding electrodes 8 are to be formed, the stripping liquid cannot sufficiently penetrate into the second resist film 19, as shown by arrow A in FIG. can. In addition, in the area where the protruding electrode 8 is not formed, the second openings 20B forming the dummy protruding electrodes 8A are formed as densely as or close to the first openings 20A, so that the arrow A shown in FIG. As shown in , the stripping liquid can sufficiently penetrate into the second resist film 19 and the first resist film 18 .
この第２レジスト膜１９、第１レジスト膜１８の夫々を
除去することによって、内部端子Ｐ工である配線４Ｇ上
にバリアメタル層４Ｋを介在させて形成された突起電極
８を残存させた状態において。By removing each of the second resist film 19 and the first resist film 18, the protruding electrode 8 formed on the wiring 4G, which is the internal terminal P, with the barrier metal layer 4K interposed therein remains. .
第１レジスト膜１８上のダミー突起電極８Ａ及び第２レ
ジスト膜１９上の金属膜８Ｂを除去することができる。The dummy protruding electrode 8A on the first resist film 18 and the metal film 8B on the second resist film 19 can be removed.
前記突起電極８の形成後、突起電極８にリフローを施し
た状態のマザーチップ４の完成図は前記第５図に示す。A completed view of the mother chip 4 in which the protruding electrodes 8 are reflowed after the protruding electrodes 8 are formed is shown in FIG. 5.
リフローは３４０〜３５０［℃］程度の温度で行う。Reflow is performed at a temperature of about 340 to 350 [°C].
このように、マザーチップ４の表面上に突起電極（導体
膜）８をリフトオフ技術で形成する半導体チップの製造
方法であって、前記マザーチップ４の表面上の突起電極
８を形成しない領域に第１レジスト膜１８を形成し、こ
の第１レジスト膜１８上及び突起電極８の形成領域上を
含むマザーチップ４の全面に第２レジスト膜１９を形成
し、この第２レジスト膜工９の突起電極８の形成領域に
突起電極８を形成する第１開口部２ＯＡを形成すると共
に、第２レジスト膜１９の突起電極８を形成しない領域
にダミー突起電極（ダミー導体膜）８Ａを形成する第２
開口部２０Ｂを形成し、前記第１開口部２０Ａ内のマザ
ーチップ４の表面上、前記第２開口部２０Ｂ内の第１レ
ジスト膜１８上及び第２レジスト膜１９上を含むマザー
チップ４の全面に金属膜８Ｂを堆積し、前記第２レジス
ト膜１９、第１レジスト膜１８の夫々を除去し、第１開
口部２ＯＡ内の突起電極８を残存させると共に、前記第
２レジスト膜１９上の金属膜８Ｂ及び第１レジスト膜１
８上のダミー突起電極８Ａを除去することにより、前記
第２レジスト膜１９の突起電極８を形成しない領域にダ
ミー突起電極８Ａを形成する第２開口部２０Ｂを形成し
、この第２開口部２０Ｂを通して第２レジスト膜１９に
剥離液を積極的に浸入させたので、第２レジスト膜１９
の突起電極８を形成しない領域の剥離性を向上すること
ができる。In this method of manufacturing a semiconductor chip, in which protruding electrodes (conductor film) 8 are formed on the surface of the mother chip 4 by lift-off technology, the protruding electrodes (conductor film) 8 are formed on the surface of the mother chip 4 in areas where the protruding electrodes 8 are not formed. 1 resist film 18 is formed, a second resist film 19 is formed on the entire surface of the mother chip 4 including on this first resist film 18 and on the formation area of the protruding electrodes 8, and the protruding electrodes of the second resist film 9 are formed. A first opening 2OA for forming a protruding electrode 8 is formed in the region where the protruding electrode 8 is formed, and a dummy protruding electrode (dummy conductor film) 8A is formed in a region of the second resist film 19 where the protruding electrode 8 is not formed.
An opening 20B is formed, and the entire surface of the mother chip 4 including the surface of the mother chip 4 in the first opening 20A, the top of the first resist film 18 and the top of the second resist film 19 in the second opening 20B. A metal film 8B is deposited on the second resist film 19, and each of the second resist film 19 and the first resist film 18 is removed to leave the protruding electrode 8 in the first opening 2OA, and the metal film 8B on the second resist film 19 is removed. Film 8B and first resist film 1
By removing the dummy protruding electrode 8A on the second resist film 19, a second opening 20B in which the dummy protruding electrode 8A is formed is formed in a region of the second resist film 19 where the protruding electrode 8 is not formed. Since the stripping solution was actively infiltrated into the second resist film 19 through the
It is possible to improve the releasability of the region where the protruding electrode 8 is not formed.
また、前記手段に加えて、前記第２レジスト膜１８、第
２レジスト膜１９の夫々を同一材料で形成し、前記金属
膜８Ｂの堆積後に第１レジスト膜１８、第２レジスト膜
１９の夫々を同一工程で剥離除去することにより、前記
作用効果に加えて、前記第２レジスト膜１９を除去する
工程で第１レジスト膜１８を除去することができるので
、第１レジスト膜１８を剥離する剥離工程に相当する分
、半導体装置１の製造工程を低減することができる。In addition to the above means, each of the second resist film 18 and the second resist film 19 may be formed of the same material, and each of the first resist film 18 and the second resist film 19 may be formed after the metal film 8B is deposited. By peeling and removing in the same process, in addition to the above effects, the first resist film 18 can be removed in the process of removing the second resist film 19. The manufacturing process of the semiconductor device 1 can be reduced by an amount equivalent to .
また、流動性に優れた下地レジスト膜１９Ａ上にフィル
ムレジスト膜１９Ｂを形成した２層構造で前記第２レジ
スト膜１９を形成することにより、第１レジスト膜１８
の形成に基づく段差形状等を緩和し、下地とフィルムレ
ジスト膜１９Ｂとの密着性を向上することができるので
、金属膜８Ｂの蒸着前、蒸着後、或は第２レジスト膜１
９及び第２レジスト膜１９の剥離工程前にフィルムレジ
スト膜１９Ｂが剥離する剥離不良を防止し、製造上の歩
留りを向上することができる。Furthermore, by forming the second resist film 19 with a two-layer structure in which a film resist film 19B is formed on a base resist film 19A having excellent fluidity, the first resist film 19
It is possible to reduce the step shape caused by the formation of the metal film 8B and improve the adhesion between the base and the film resist film 19B.
It is possible to prevent peeling defects in which the film resist film 19B peels off before the peeling process of the second resist film 19 and the second resist film 19, and improve manufacturing yield.
次に、半導体装置１の組立工程について、第１７図乃至
第２０図（各組立工程毎に示す半導体装置の概略断面図
）を用いて簡単に説明する。Next, the assembly process of the semiconductor device 1 will be briefly explained using FIGS. 17 to 20 (schematic cross-sectional views of the semiconductor device shown for each assembly process).
まず、第１７図に示すように、半導体チップ２．３の夫
々を突起電極８を介在させてマザーチップ４に搭載（チ
ップマウント）する。突起電極８は前述のようにマザー
チップ４側に形成され、この突起電極８にリフローを施
すことによって半導体チップ２．３の夫々とマザーチッ
プ４とを接続し固着することができる。リフローは前述
のように３４０〜３５０ ［”Ｃ］程度の温度で行う。First, as shown in FIG. 17, each of the semiconductor chips 2 and 3 is mounted (chip mounted) on the mother chip 4 with the protruding electrodes 8 interposed therebetween. As described above, the protruding electrodes 8 are formed on the mother chip 4 side, and by subjecting the protruding electrodes 8 to reflow, each of the semiconductor chips 2.3 and the mother chip 4 can be connected and fixed. As mentioned above, the reflow is performed at a temperature of about 340 to 350 ["C].
次に、前記マザーチップ４をベース基板５に搭載する。Next, the mother chip 4 is mounted on the base substrate 5.
ベース基板５とマザーチップ４とは接着金属層９によっ
て固着される。接着金属層９は前述のようにＡｕ−５ｎ
合金を使用する。The base substrate 5 and the mother chip 4 are fixed to each other by an adhesive metal layer 9. The adhesive metal layer 9 is made of Au-5n as described above.
Use alloys.
次に、第１８図に示すように、ベース基板５の周辺部に
枠体７を取り付ける。この枠体７の取り付けの際には、
ベース基板５と枠体７との間にリード１０を同時に取り
付ける。ベース基板５への枠体７及びリード１０の取り
付けは、低融点ガラス１１で行う。Next, as shown in FIG. 18, a frame 7 is attached to the peripheral portion of the base substrate 5. When installing this frame 7,
Leads 10 are attached between the base substrate 5 and the frame body 7 at the same time. The frame 7 and leads 10 are attached to the base substrate 5 using low melting point glass 11.
次に、マザーチップ４の外部端子Ｐ２ とリード１０の
インナーリード部とをボンディングワイヤ１２で接続す
る。ボンディングは超音波ボンディング法で行う。Next, the external terminal P2 of the mother chip 4 and the inner lead portion of the lead 10 are connected with the bonding wire 12. Bonding is performed using an ultrasonic bonding method.
次に、第１９図に示すように、枠体７で規定された領域
内のマザーチップ４．半導体チップ２．３、ボンディン
グワイヤ１２を封止材１４で気密封止する。封止材１４
はシリコーンゲルを使用する。シリコーンゲルは、ボッ
ティング法で塗布した後。Next, as shown in FIG. 19, the mother chip 4 within the area defined by the frame 7. The semiconductor chip 2.3 and the bonding wires 12 are hermetically sealed with a sealant 14. Sealing material 14
uses silicone gel. After the silicone gel is applied by the botting method.
ベークによって硬化させる。Harden by baking.
次に、枠体７に接着剤１３を介在させて封止用キャップ
６を取り付ける。この封止用キャップ６を取り付ける際
には、ベース基板５、枠体７及び封止用キャップ６で形
成されるキャビティ内を真空に保持した状態において行
う。Next, the sealing cap 6 is attached to the frame body 7 with an adhesive 13 interposed therebetween. When attaching the sealing cap 6, the inside of the cavity formed by the base substrate 5, the frame 7, and the sealing cap 6 is kept in a vacuum state.
次に、リード１０のアウターリード部の表面に半田層を
形成する。この半田層は半田槽にデイプすることによっ
て行う。Next, a solder layer is formed on the surface of the outer lead portion of the lead 10. This solder layer is formed by dipping it in a solder bath.
次に、第２０図に示すように、リード１０のアウターリ
ード部をリードフレームの枠体から切断すると共に、所
定の形状に成型する。Next, as shown in FIG. 20, the outer lead portion of the lead 10 is cut from the frame of the lead frame and molded into a predetermined shape.
次に、ベース基板５の裏面に接着剤１５を介在させて放
熱フィン１６を取り付ける。この放熱フィン１６を取り
付けることによって、半導体装置１は完成する。Next, the radiation fins 16 are attached to the back surface of the base substrate 5 with an adhesive 15 interposed therebetween. By attaching this radiation fin 16, the semiconductor device 1 is completed.
次に、半導体装置１は前記第１図に示すように配線基板
１７に搭載される。Next, the semiconductor device 1 is mounted on the wiring board 17 as shown in FIG.
なお、前記実施例Ｉは、半導体装置１のマザーチップ４
の内部端子Ｐ、側に突起電極８を形成した例について説
明したが１本発明は、半導体チップ２．３の夫々の外部
端子ＢＰ側に突起電極８を形成してもよい。Note that in the above embodiment I, the mother chip 4 of the semiconductor device 1
Although an example has been described in which the protruding electrode 8 is formed on the internal terminal P side of the semiconductor chip 2.3, in the present invention, the protruding electrode 8 may be formed on the external terminal BP side of each of the semiconductor chips 2.3.
（実施例■）
本実施例■は、バイポーラトランジスタ及び相補型ＭＩ
ＳＦＥＴ（ＣＭＯＳ）を有する混在型半導体チップ（Ｂ
ｉ−ＣＭＯＳ）であって、記憶機能を有する半導体チッ
プに本発明を適用した、本発明の第２実施例である。(Example ■) This example ■ uses bipolar transistors and complementary MI
Mixed semiconductor chip (B
This is a second embodiment of the present invention in which the present invention is applied to a semiconductor chip (i-CMOS) having a memory function.
本発明の実施例■である半導体装置の半導体チップの構
成を第２１図（半導体チップのレイアウト図）で示す。FIG. 21 (semiconductor chip layout diagram) shows the configuration of a semiconductor chip of a semiconductor device which is Embodiment 2 of the present invention.
第２１図に示すように、混在型半導体チップ２１は、中
央部分に論理回路部Ｌ ｏｇｉｃ、上側下側に夫々記憶
回路部ＲＡＭが配置されている。半導体チップ２１の左
右周辺部の夫々には、入力回路Ｄｉｎ。As shown in FIG. 21, the mixed semiconductor chip 21 includes a logic circuit section Logic in the center and a memory circuit section RAM in the upper and lower sides, respectively. An input circuit Din is provided at each of the left and right peripheral portions of the semiconductor chip 21.
出力回路Ｄ ｏｕｔ及び電源回路ＶＣが配置されている
。An output circuit D out and a power supply circuit VC are arranged.
前記半導体チップ２１の論理回路部Ｌ ｏｇｉｃは相補
型ＭＩＳＦＥＴを主体とした半導体素子で構成されてい
る。記憶回路部ＲＡＭは、ＳＲＡＭで構成されており、
ＭＩ ５ＦＥＴを主体とした半導体素子で構成されてい
る。周辺回路はバイポーラトランジスタを主体とする半
導体素子で構成されている。また、周辺回路は、特に駆
動力を必要とする出力回路Ｄｏｕｔ゛をバイポーラトラ
ンジスタで構成し、入力回路Ｄｉｎは相補型ＭＩＳＦＥ
Ｔで構成してもよい。The logic circuit section Logic of the semiconductor chip 21 is composed of semiconductor elements mainly consisting of complementary MISFETs. The memory circuit RAM is composed of SRAM,
It is composed of semiconductor elements mainly consisting of MI 5FET. The peripheral circuit is composed of semiconductor elements mainly consisting of bipolar transistors. In addition, as for the peripheral circuits, the output circuit Dout, which particularly requires driving power, is composed of a bipolar transistor, and the input circuit Din is composed of a complementary MISFE transistor.
It may be composed of T.
前記半導体チップ２１を構成する各半導体素子の具体的
な構造を第２２図（要部断面図）で示す。第２２図の左
側にはバイポーラトランジスタ、中央部にはｐチャネル
ＭＩＳＦＥＴ、右側にはｎチャネルＭＩＳＦＥＴを夫々
示す。The specific structure of each semiconductor element constituting the semiconductor chip 21 is shown in FIG. 22 (a cross-sectional view of main parts). The left side of FIG. 22 shows a bipolar transistor, the center part shows a p-channel MISFET, and the right part shows an n-channel MISFET.
第２２図に示すように、半導体チップ２１は単結晶珪素
からなるｐ−型半導体基板２１Ａの主面上にｎ−型エピ
タキシャル層２．１Ｂを成長させて構成されている。As shown in FIG. 22, the semiconductor chip 21 is constructed by growing an n-type epitaxial layer 2.1B on the main surface of a p-type semiconductor substrate 21A made of single crystal silicon.
バイポーラトランジスタＴｒは、半導体基板２１Ａ、埋
込型のｐ゛型半遵体領域２１Ｄ、ｐ”型半導体領域２１
Ｇ及び素子分離絶縁膜２１Ｈからなる分離領域によって
他の領域と電気的に分離されている。半導体領域２１Ｄ
は半導体基板２１ＡとエピタキシャルｙＰＪ２１Ｂとの
間に形成されている。バイポーラトランジスタＴｒは、
ｎ型コレクタ領域、ｐ型ベース領域Ｂ及びｎ型エミッタ
領域Ｅからなるｎｐｎ型で構成されている。The bipolar transistor Tr includes a semiconductor substrate 21A, a buried p' type semiconducting region 21D, and a p'' type semiconductor region 21.
It is electrically isolated from other regions by an isolation region made of G and an element isolation insulating film 21H. Semiconductor region 21D
is formed between the semiconductor substrate 21A and the epitaxial YPJ 21B. The bipolar transistor Tr is
It is composed of an npn type including an n-type collector region, a p-type base region B, and an n-type emitter region E.
コレクタ領域Ｃは、埋込型のざ型半導体領域２１Ｃ，ｎ
７型ウエル領域２１Ｅ、電位引上用ｎ０型半導体領域２
１１で構成されている。コレクタ領域Ｃの半導体領域２
１１には層間絶縁膜２１Ｐ及び２１Ｓに形成された接続
孔２１Ｔを通して第１層目の配線２１Ｕが接続されてい
る。配線２１Ｕは、アルミニウム膜か、Ｃｕ又は及びＳ
ｉが添加されたアルミニウム膜で形成されている。The collector region C includes a buried square-shaped semiconductor region 21C,n
7 type well region 21E, potential raising n0 type semiconductor region 2
It consists of 11. Semiconductor region 2 of collector region C
11 is connected to a first layer wiring 21U through connection holes 21T formed in interlayer insulating films 21P and 21S. The wiring 21U is made of aluminum film, Cu or S.
It is formed of an aluminum film doped with i.
ベース領域Ｂは、ウェル領域２１Ｅの主面部に設けられ
たｐ型半導体領域２１Ｊで構成されている。The base region B is composed of a p-type semiconductor region 21J provided on the main surface of the well region 21E.
ベース領域Ｂである半導体領域２１Ｊには配線２１Ｕが
接続されている。A wiring 21U is connected to the semiconductor region 21J, which is the base region B.
エミッタ領域Ｅは、前記ベース領域Ｂを構成する半導体
領域２１Ｊの主面部に設けられたｎ４型半導体領域２１
にで構成されている。エミッタ領域Ｅである半導体領域
２１Ｋにはエミッタ電極２１Ｍが接続されている。エミ
ッタ電極２１Ｍはｎ型不純物が導入された第１層目の多
結晶珪素膜で形成されている。半導体領域２１にはエミ
ッタ電極２１Ｍに導入されたｎ型不純物・が半導体領域
２１Ｊに拡散されることによって形成されている。エミ
ッタ電極２１Ｍには配線２１Ｕが接続されている。The emitter region E is an n4 type semiconductor region 21 provided on the main surface of the semiconductor region 21J constituting the base region B.
It consists of. An emitter electrode 21M is connected to the semiconductor region 21K, which is the emitter region E. The emitter electrode 21M is formed of a first layer polycrystalline silicon film into which n-type impurities are introduced. The semiconductor region 21 is formed by the n-type impurity introduced into the emitter electrode 21M being diffused into the semiconductor region 21J. A wiring 21U is connected to the emitter electrode 21M.
相補型ＭＩＳＦＥＴのｐチャネルＭＩ Ｓ ＦＥＴＱｐ
は、素子分離絶縁膜２１Ｈで囲まれた領域内において、
ウェル領域２１Ｅの主面に構成されている。Complementary MISFET p channel MI S FETQp
In the region surrounded by the element isolation insulating film 21H,
It is formed on the main surface of the well region 21E.
ＭＩＳＦＥＴＱｐは、ウェル領域２１Ｅ、ゲート絶縁膜
２１Ｌ、ゲート電極２１Ｍ、ソース領域及びドレイン領
域である一対のｐ゛型半導体領域２１０で構成されてい
る。MISFETQp is composed of a well region 21E, a gate insulating film 21L, a gate electrode 21M, and a pair of p' type semiconductor regions 210, which are a source region and a drain region.
ゲート絶縁膜２１Ｌはウェル領域２１Ｅの主面を酸化し
て形成した酸化珪素膜で形成されている。The gate insulating film 21L is formed of a silicon oxide film formed by oxidizing the main surface of the well region 21E.
ゲート電極２１Ｍはｎ型不純物が導入された多結晶珪素
膜で形成されている。The gate electrode 21M is formed of a polycrystalline silicon film doped with n-type impurities.
半導体領域２１０はＰ型不純物（例えばＢ）をイオン打
込みで導入することによって形成されている。The semiconductor region 210 is formed by introducing a P-type impurity (eg, B) by ion implantation.
半導体領域２１０のチャネル形成領域側は低不純物濃度
で構成されているので、ＭＩＳＦＥＴＱｐはている。半
導体領域２１０には配線２１Ｕが接続されている。Since the channel forming region side of the semiconductor region 210 is formed with a low impurity concentration, the MISFET Qp is included. A wiring 21U is connected to the semiconductor region 210.
相補型ＭＩＳＦＥＴのｎチャネルＭＩＳＦＥＴＱｎは、
素子分離絶縁膜２１Ｈで囲まれた領域内において、ｐ゛
型ウェル領域２１Ｆの主面に構成されている。Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｎは、ウェル領域２１Ｆ、ゲート
絶縁膜２１Ｌ、ゲート電極２１Ｍ、ソース領域及びドレ
イン領域である一対のｎ゛型半導体領域２１Ｎで構成さ
れている。ＭＩＳＦＥＴＱｎはＭＩＳＦＥＴＱｐと同様
にＬＤＤ構造で構成されている。Complementary MISFET n-channel MISFETQn is
It is formed on the main surface of the p'-type well region 21F in a region surrounded by the element isolation insulating film 21H. M.I.
S F E T Q n is composed of a well region 21F, a gate insulating film 21L, a gate electrode 21M, and a pair of n-type semiconductor regions 21N, which are a source region and a drain region. MISFETQn has an LDD structure similar to MISFETQp.
ＭＩＳＦＥＴＱｎの一方の半導体領域２１Ｎには配線２
１Ｕが接続されている。他方の半導体領域２１Ｎには１
層間絶縁膜２１Ｐに形成された接続孔２１Ｑを通して、
配線２１Ｒ工、高抵抗負荷素子２１Ｒ２、配線２１Ｒ１
の夫々が順次接続されている。配線２１Ｒよ、配線２１
Ｒ１の夫々は第２層目の多結晶珪素膜にｎ型不純物を導
入して形成されている。記憶回路部ＲＡＭにおいて、配
線２１Ｒ３はメモリセルに電源電圧（例えば回路の動作
電圧５［Ｖ］）Ｖｃｃを供給する電源配線として使用さ
れる。高抵抗負荷素子２１Ｒ２は多結晶珪素膜に不純物
を導入しないか、又は若干ｎ型或はｐ型不純物を導入し
て形成されている。Wiring 2 is connected to one semiconductor region 21N of MISFETQn.
1U is connected. 1 in the other semiconductor region 21N.
Through the connection hole 21Q formed in the interlayer insulating film 21P,
Wiring 21R, high resistance load element 21R2, wiring 21R1
are connected sequentially. Wiring 21R, wiring 21
Each of R1 is formed by introducing an n-type impurity into the second layer polycrystalline silicon film. In the memory circuit RAM, the wiring 21R3 is used as a power wiring for supplying a power supply voltage (for example, a circuit operating voltage of 5 [V]) Vcc to the memory cells. The high resistance load element 21R2 is formed by introducing no impurities into a polycrystalline silicon film or by introducing some n-type or p-type impurities into the polycrystalline silicon film.
配線２ｉＵ上には層間絶縁膜２１Ｖを介在させて第２層
目の配線２１Ｘが設けられている。配線２１Ｘは
□層間絶縁膜２１Ｖに形成された接続孔２１Ｗを通し
て配線２１Ｕと接続されている。配線２１Ｘ上には層間
絶縁膜２１Ｙを介在させて第３層目の配線２１ＡＡが設
けられている。配線２１ＡＡは層間絶縁膜２１Ｙに形成
された接続孔２１Ｚを通して配線２１Ｘと接続されてい
る。前記第２層目の配線２１Ｘ、第３層目の配線２１Ａ
Ａの夫々は、例えば第１層目の配線２１Ｕと同一材料で
形成する。このように、半導体チップ２１は３層配線構
造で構成されている。A second layer wiring 21X is provided on the wiring 2iU with an interlayer insulating film 21V interposed therebetween. Wiring 21X is
□It is connected to the wiring 21U through a connection hole 21W formed in the interlayer insulating film 21V. A third layer wiring 21AA is provided on the wiring 21X with an interlayer insulating film 21Y interposed therebetween. The wiring 21AA is connected to the wiring 21X through a connection hole 21Z formed in the interlayer insulating film 21Y. The second layer wiring 21X, the third layer wiring 21A
Each of A is formed of the same material as the first layer wiring 21U, for example. In this way, the semiconductor chip 21 has a three-layer wiring structure.
前記第３層目の配線２１ＡＡ上にはパッシベーション膜
２１ＡＢが設けられている。パッシベーション膜２１Ａ
Ｂは例えばスパッタで堆積させた窒化珪素膜で形成され
ている。A passivation film 21AB is provided on the third layer wiring 21AA. Passivation film 21A
B is formed of, for example, a silicon nitride film deposited by sputtering.
半導体チップ２１の記憶回路部ＲＡＭの領域又は及び相
補型ＭＩＳＦＥＴで構成された回路の領域（例えば論理
回路部Ｌ ｏｇｉｃ或は入力回路Ｄｉｎ）において、パ
ッシベーション膜２ｉＡＢ上にはα線遮蔽膜２２が設け
られている。α線遮蔽膜２２は、第２２図においては図
示していないが、主に突起電極８に微量に含有されてい
る放射性元素（Ｕ’ＰＴｈ）を発生源とするα線を遮蔽
するように構成されている。α線遮蔽膜２．２はポリイ
ミド系樹脂膜例えばポリイミド・イソ・インドロ・キナ
ゾリン・ジオン膜で形成されている。α線遮蔽膜２２は
例えば１０〜３０［μｍ］程度の膜厚で形成されている
。An α-ray shielding film 22 is provided on the passivation film 2iAB in the memory circuit RAM region of the semiconductor chip 21 or in the circuit region composed of complementary MISFETs (for example, the logic circuit portion Logic or the input circuit Din). It is being Although not shown in FIG. 22, the α-ray shielding film 22 is configured to shield α-rays mainly generated from the radioactive element (U'PTh) contained in a small amount in the protruding electrode 8. has been done. The α-ray shielding film 2.2 is formed of a polyimide resin film, for example, a polyimide-iso-indolo-quinazoline-dione film. The α-ray shielding film 22 is formed to have a thickness of, for example, about 10 to 30 [μm].
前記半導体チップ２１の記憶回路部ＲＡＭは前述のよう
にＳＲＡＭで構成されており、このＳＲＡＭのメモリセ
ルは第２３図（メモリセルの等価回路図）で示すように
構成されている。The memory circuit RAM of the semiconductor chip 21 is composed of an SRAM as described above, and the memory cells of this SRAM are constructed as shown in FIG. 23 (equivalent circuit diagram of memory cells).
第２３図に示すように、ＳＲＡＭのメモリセルは、行方
向に延在する相補性データ線ＤＬ、ＤＬと列方向に延在
するワード線ＷＬとの交差部に配置されている。このメ
モリセルは高抵抗負荷型で構成されている。As shown in FIG. 23, memory cells of the SRAM are arranged at intersections between complementary data lines DL, DL extending in the row direction and word lines WL extending in the column direction. This memory cell is constructed of a high resistance load type.
メモリセルは、情報蓄積部として使用されるフリップフ
ロップ回路とその一対の入出力端子に一方の半導体領域
が接続された２個の転送用ＭＩＳＦＥＴＱｔとで構成さ
れている。転送用ＭＩＳＦＥＴＱｔの他方の半導体領域
は相補性データ線ＤＬに接続されている。転送用ＭＩＳ
ＦＥＴＱｔのゲート電極はワード線ＷＬに接続されてい
る。この転送用ＭＩｓＦＥＴＱｔは前記第２２図に示す
ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎで構成され
ている。The memory cell is composed of a flip-flop circuit used as an information storage section and two transfer MISFETs Qt whose semiconductor regions are connected to a pair of input/output terminals. The other semiconductor region of the transfer MISFET Qt is connected to the complementary data line DL. MIS for transfer
The gate electrode of FETQt is connected to word line WL. This transfer MIsFETQt is composed of the n-channel MISFETQn shown in FIG. 22 above.
前記フリップフロップ回路は２個の高抵抗負荷素子Ｒと
２個の駆動用ＭＩＳＦＥＴＱｄとで構成されている。高
抵抗負荷素子Ｒは前記第２２図に示す高抵抗負荷素子２
１Ｒ，（多結晶珪素膜）で形成されている。駆動用ＭＩ
ＳＦＥＴＱｄは前記第２２図に示すｎチャネルＭＩＳＦ
ＥＴＱｎで形成されている。高抵抗負荷素子Ｒの一端に
は電源電圧ＶＣＣが印加されている（配線２１Ｒ３が接
続されている）。駆動用ＭＩＳＦＥＴＱｄのソース領域
として使用される半導体領域２１Ｎには基準電圧（例え
ば回路の基準電位０［Ｖ］）Ｖ、、が印加されている。The flip-flop circuit is composed of two high resistance load elements R and two driving MISFETs Qd. The high resistance load element R is the high resistance load element 2 shown in FIG.
1R, (polycrystalline silicon film). Drive MI
SFETQd is an n-channel MISF shown in FIG.
It is formed of ETQn. A power supply voltage VCC is applied to one end of the high resistance load element R (to which the wiring 21R3 is connected). A reference voltage (for example, a circuit reference potential of 0 [V]) V is applied to the semiconductor region 21N used as a source region of the driving MISFET Qd.
このように構成される混在型半導体チップ２１は、第２
４図（半導体チップの模写断面図）に示すように外部端
子ＢＰ上に突起電極８が設けられている。The mixed semiconductor chip 21 configured in this way has a second
As shown in FIG. 4 (a sectional view of a semiconductor chip), a protruding electrode 8 is provided on the external terminal BP.
つまり、突起電極８はバイポーラトランジスＴｒで構成
される周辺回路上の領域に配置される。突起電極８は半
導体チップ２１を搭載する搭載基板側に形成するのでは
なく、本実施例■は半導体チップ２１の外部端子ＢＰ側
に形成される。In other words, the protruding electrode 8 is arranged in a region on the peripheral circuit made up of the bipolar transistor Tr. The protruding electrode 8 is not formed on the mounting substrate side on which the semiconductor chip 21 is mounted, but is formed on the external terminal BP side of the semiconductor chip 21 in this embodiment (2).
突起電極８を発生源とするα線は半導体基板２１Ａに入
射した際に少数キャリアを生成し、この少数キャリアが
ＳＲＡＭのメモリセルの情報電荷蓄積部（ノード）の電
位に変化を与えソフトエラーを誘発するので、少なくと
も記憶回路部ＲＡＭ上に突起電極８は設けない。また、
前記少数キャリアは、ＭＩＳＦＥＴＱｎ、ＭＩＳＦＥＴ
Ｑｐの夫々のゲート絶縁膜２１Ｌやゲート絶縁膜２１Ｌ
とウェル領域２１Ｅ或は２１Ｆとの界面にトラップされ
易く、しきい値電圧を変動させるので、相補型ＭＩＳＦ
ＥＴを主体とする回路上には突起電極８は設けない。つ
まり、記憶回路部ＲＡＭ上、相補型ＭＩＳＦＥＴで構成
される論理回路部Ｌ ｏｇｉｃ上、周辺回路のうち相補
型ＭＩＳＦＥＴで構成される回路上には突起電極８を形
成しない。この突起電極８を形成しない領域は、パッシ
ベーション膜２１ＡＢ上に前記α線遮蔽膜２２が設けら
れている。バイポーラトランジスタＴｒはＭＩＳＦＥＴ
Ｑｎ、Ｑｐの夫々に比べてα線ソフトエラーに強いので
、バイポーラトランジスタＴｒの領域上にα線遮蔽膜２
２は設けない。When the α rays emitted from the protruding electrode 8 enter the semiconductor substrate 21A, they generate minority carriers, and these minority carriers change the potential of the information charge storage section (node) of the SRAM memory cell, causing soft errors. Therefore, the protruding electrode 8 is not provided at least on the memory circuit RAM. Also,
The minority carrier is MISFETQn, MISFET
Each gate insulating film 21L and gate insulating film 21L of Qp
The complementary MISF
No protruding electrode 8 is provided on the circuit mainly composed of ET. That is, the protruding electrode 8 is not formed on the memory circuit RAM, on the logic circuit section Logic made up of complementary MISFETs, and on the circuit made up of complementary MISFETs among the peripheral circuits. In the region where the protruding electrode 8 is not formed, the α-ray shielding film 22 is provided on the passivation film 21AB. Bipolar transistor Tr is MISFET
Since it is more resistant to α-ray soft errors than Qn and Qp, an α-ray shielding film 2 is provided on the region of the bipolar transistor Tr.
2 is not provided.
また、前記α線遮蔽膜２２は突起電極８を形成する領域
以外に設けられている。α線遮蔽膜２２は半導体チップ
２１の半導体基板２１Ａと熱膨張係数が異なるので、α
線遮蔽膜２２と突起電極８とが接触した場合には半導体
チップ２１の動作にともなう熱応力で突起電極８が損傷
又は破壊するために、α線遮蔽膜２２と突起電極８とを
接触させない。Further, the α-ray shielding film 22 is provided in a region other than the region where the protruding electrode 8 is formed. Since the α-ray shielding film 22 has a different coefficient of thermal expansion from the semiconductor substrate 21A of the semiconductor chip 21, α
If the radiation shielding film 22 and the protruding electrodes 8 come into contact, the protruding electrodes 8 will be damaged or destroyed by thermal stress caused by the operation of the semiconductor chip 21, so the α-ray shielding film 22 and the protruding electrodes 8 are not brought into contact.
突起電極８は前記実施例Ｉと実質的に同様のリフトオフ
法によって形成される。前記α線遮蔽膜２２はパッシベ
ーション膜２ｉＡＢ上に設けられるので、リフトオフ法
の第１レジスト膜１８は第２４図に点線で示すようにα
線遮蔽膜２２上に形成される。The protruding electrode 8 is formed by a lift-off method substantially similar to that in Example I above. Since the α-ray shielding film 22 is provided on the passivation film 2iAB, the first resist film 18 of the lift-off method has α-ray shielding film 22 as shown by the dotted line in FIG.
It is formed on the line shielding film 22.
第１レジスト膜１８は、突起電極８が形成されない領域
すなわち記憶回路部ＲＡＭの領域上、論理回路部Ｌ ｏ
ｇｉｃの領域上、相補型ＭＩＳＦＥＴで構成される周辺
回路の領域上の夫々に形成される。The first resist film 18 is formed on the area where the protruding electrode 8 is not formed, that is, on the area of the memory circuit RAM, and on the logic circuit area Lo.
They are formed on the gic region and on the peripheral circuit region composed of complementary MISFETs.
突起電極８が形成される領域及び第１レジスト膜１８上
には第２レジスト膜１９（図示しない）が形成される。A second resist film 19 (not shown) is formed in the region where the protruding electrode 8 is formed and on the first resist film 18 .
第２レジスト膜１９の突起電極８が形成される領域には
第１開口部２ＯＡが形成され、第２レジスト膜１９の第
１レジスト膜１８上には第２開口部２０Ｂが形成される
。第１開口部２０Ａ内には突起電極８が形成されると共
に、第２開口部２０Ｂ内にはダミー突起電Ｖｉ８Ａが形
成される。そして、第１開口部２ＯＡ内の突起電極８を
残存させると共に、第２レジスト膜１９、第１レジスト
膜１８及び第２開口部２０Ｂ内のダミー突起電極８Ａを
除去することによって、本実施例Ｈの半導体装置は完成
する。A first opening 2OA is formed in the region of the second resist film 19 where the protruding electrode 8 is formed, and a second opening 20B is formed on the first resist film 18 of the second resist film 19. A protruding electrode 8 is formed in the first opening 20A, and a dummy protruding electrode Vi8A is formed in the second opening 20B. Then, by leaving the protruding electrode 8 in the first opening 2OA and removing the second resist film 19, the first resist film 18, and the dummy protruding electrode 8A in the second opening 20B, the present embodiment H The semiconductor device is completed.
このように、バイポーラトランジスタＴｒ及び相補型Ｍ
ＩＳＦＥＴを有する混在型半導体チップ２１の前記バイ
ポーラトランジスタＴｒ形成領域の表面上に突起電極８
をリフトオフ技術で形成する半導体装置の製造方法であ
って、前記半導体チップ２１の相補型ＭＩＳＦＥＴ形成
領域の表面上にα線遮蔽膜２２を形成し、このα線遮蔽
膜２２の上部に第１レジスト膜１８を形成し、この第１
レジスト膜１８上及び前記バイポーラトランジスタＴｒ
形成領域上を含む半導体チップ２１の全面に第２レジス
ト膜１９を形成し、この第２レジスト膜１９のバイポー
ラトランジスタＴｒ形成領域に突起電極８を形成する第
１開口部２ＯＡを形成すると共に、第２レジスト膜１９
の相補型ＭＩＳＦＥＴ形成領域にダミー突起電極８Ａを
形成する第２開口部２０Ｂを形成し、前記第１開口部２
０Ａ内の半導体チップ２１の表面上、前記第２開口部２
０Ｂ内の第１レジスト膜１８上及び第２レジスト膜１９
上を含む半導体チップ２１の全面に突起電極８を形成す
る金属膜８Ｂを堆積し、前記第２レジスト膜１９、第１
レジスト膜１８の夫々を除去し、第１開口部２０Ａ内の
金属膜８Ｂを残存させて突起電極８を形成すると共に、
前記第２レジスト膜１９上の金属膜８Ｂ及び第１レジス
ト膜１８上の金属膜８Ｂ（ダミー突起電極８Ａ）を除去
したことにより、前記相補型ＭＩＳＦＥＴ形成領域にダ
ミー突起電極８Ａを形成する第２開口部２０Ｂを形成し
、この第２開口部２０Ｂを通して第２レジスト膜１９に
剥離液を積極的に浸入させたので、突起電極８を形成し
ない相補型ＭＩＳＦＥＴ形成領域での第２レジスト膜１
９の剥離性を向上することができる。In this way, bipolar transistor Tr and complementary type M
A protruding electrode 8 is provided on the surface of the bipolar transistor Tr forming region of the mixed semiconductor chip 21 having an ISFET.
A manufacturing method of a semiconductor device in which an α-ray shielding film 22 is formed on the surface of a complementary MISFET formation region of the semiconductor chip 21 by a lift-off technique, and a first resist is formed on the α-ray shielding film 22. A film 18 is formed, and this first film 18 is formed.
On the resist film 18 and the bipolar transistor Tr
A second resist film 19 is formed on the entire surface of the semiconductor chip 21 including the formation region, and a first opening 2OA for forming the protruding electrode 8 is formed in the bipolar transistor Tr formation region of the second resist film 19. 2 resist film 19
A second opening 20B for forming the dummy protruding electrode 8A is formed in the complementary MISFET formation region, and the first opening 2
On the surface of the semiconductor chip 21 within 0A, the second opening 2
On the first resist film 18 and the second resist film 19 in 0B
A metal film 8B for forming protruding electrodes 8 is deposited on the entire surface of the semiconductor chip 21 including the top, and the second resist film 19 and the first
Each of the resist films 18 is removed, and the metal film 8B in the first opening 20A is left to form the protruding electrode 8.
By removing the metal film 8B on the second resist film 19 and the metal film 8B (dummy protrusion electrode 8A) on the first resist film 18, a second dummy protrusion electrode 8A is formed in the complementary MISFET formation region. Since the opening 20B is formed and the stripping liquid is actively infiltrated into the second resist film 19 through the second opening 20B, the second resist film 1 is removed in the complementary MISFET formation region where the bump electrode 8 is not formed.
The releasability of No. 9 can be improved.
また、半導体チップ２１の相補型ＭＩＳＦＥＴ形成領域
上にα線遮蔽膜２２を形成したことにより、α線遮蔽膜
２２で突起電極８からのα線を遮蔽し、相補型ＭＩＳＦ
ＥＴのしきい値電圧の変動を低減することができるので
、相補型ＭＩＳＦＥＴの経時的な特性の劣化を低減する
ことができる。In addition, by forming the α-ray shielding film 22 on the complementary MISFET formation region of the semiconductor chip 21, the α-ray shielding film 22 shields α-rays from the protruding electrode 8, and the complementary MISFET
Since fluctuations in the threshold voltage of the ET can be reduced, deterioration of the characteristics of the complementary MISFET over time can be reduced.
また、前記α線遮蔽膜２２と突起電極８とを離隔させた
ことにより、α線遮蔽膜２２と半導体チップ２１との間
の熱膨張係数差に基づく突起電極８の損傷或は破壊を防
止することができるので、半導体装置の電気的信頼性を
向上することができる。Further, by separating the α-ray shielding film 22 and the protruding electrode 8, damage or destruction of the protruding electrode 8 due to the difference in thermal expansion coefficient between the α-ray shielding film 22 and the semiconductor chip 21 is prevented. Therefore, the electrical reliability of the semiconductor device can be improved.
また、ポリイミド樹脂で形成されるα線遮蔽膜２２を突
起電極８の形成領域に形成しないことにより、α線遮蔽
膜２２の加工性の悪さに影響されずに独立的に突起電極
８を加工することができるので、突起電極８の高密度化
を図ることができる。Furthermore, by not forming the α-ray shielding film 22 made of polyimide resin in the region where the protruding electrode 8 is formed, the protruding electrode 8 can be processed independently without being affected by the poor workability of the α-ray shielding film 22. Therefore, the density of the protruding electrodes 8 can be increased.
また、記憶回路部ＲＡＭ及び周辺回路で構成される記憶
機能を有する半導体チップ２１の前記周辺回路形成領域
の表面上に突起電極８をリフトオフ技術で形成する半導
体装置の製造方法であって、前記半導体チップ２１の記
憶回路部ＲＡＭの形成領域の表面上にα線遮蔽膜２２を
形成し、このα線遮蔽膜２２の上部に第１レジスト膜１
８を形成し、この第１レジスト膜１８上及び前記周辺回
路形成領域上を含む半導体チップ２１の全面に第２レジ
スト膜１９を形成し、この第２レジスト膜１９の周辺回
路形成領域に突起電極８を形成する第１開口部２ＯＡを
形成すると共に、第２レジスト膜２０Ｂの記憶回路部Ｒ
ＡＭの形成領域にダミー突起電極８を形成する第２開口
部２０Ｂを形成し、前記第１開口部２ＯＡ内の半導体チ
ップ２１の表面上、前記第２開口部２０Ｂ内の第１レジ
スト膜１８上及び第２レジスト膜１９上を含む半導体チ
ップ２１の全面に突起電極８を形成する金属膜８Ｂを堆
積し、前記第２レジスト膜１９゜第１レジスト膜１８の
夫々を除去し、第１開口部２０Ａ内の金属膜８Ｂを残存
させて突起電極８を形成すると共に、前記第２レジスト
膜１９上の金属膜８Ｂ及び第１レジスト膜１８上の金属
膜８Ｂ（ダミー突起電極８Ａ）を除去することにより、
前記記憶回路部ＲＡＭの形成領域にダミー突起電極８Ａ
を形成する第２開口部２０Ｂを形成し、この第２開口部
２０Ｂを通して第２レジスト膜１９に剥離液を積極的に
浸入させたので、突起電極８を形成しない記憶回路部Ｒ
ＡＭの形成領域での第２レジスト膜１９の剥離性を向上
することができる。Further, there is provided a method for manufacturing a semiconductor device in which a protruding electrode 8 is formed by a lift-off technique on the surface of the peripheral circuit forming region of a semiconductor chip 21 having a memory function constituted by a memory circuit portion RAM and a peripheral circuit, the method comprising: An α-ray shielding film 22 is formed on the surface of the formation region of the memory circuit RAM of the chip 21, and a first resist film 1 is formed on the α-ray shielding film 22.
A second resist film 19 is formed on the entire surface of the semiconductor chip 21 including on the first resist film 18 and on the peripheral circuit formation region, and a protruding electrode is formed in the peripheral circuit formation region of the second resist film 19. 8, and the memory circuit portion R of the second resist film 20B is formed.
A second opening 20B for forming a dummy protruding electrode 8 is formed in the AM formation region, and a second opening 20B is formed on the surface of the semiconductor chip 21 in the first opening 2OA and on the first resist film 18 in the second opening 20B. Then, a metal film 8B for forming protruding electrodes 8 is deposited on the entire surface of the semiconductor chip 21 including on the second resist film 19, and each of the second resist film 19 and the first resist film 18 is removed to form the first opening. While leaving the metal film 8B in 20A to form the protruding electrode 8, removing the metal film 8B on the second resist film 19 and the metal film 8B (dummy protruding electrode 8A) on the first resist film 18. According to
A dummy protrusion electrode 8A is provided in the formation area of the memory circuit RAM.
Since the second opening 20B is formed to form the second resist film 19 and the stripping liquid is actively infiltrated into the second resist film 19 through the second opening 20B, the memory circuit portion R where the protruding electrode 8 is not formed is removed.
The removability of the second resist film 19 in the AM formation region can be improved.
また、半導体チップ２１の記憶回路部ＲＡＭの形成領域
にα線遮蔽膜２２を形成したことにより、α線遮蔽膜２
２で突起電極８からのα線を遮蔽することができるので
、α線によるソフトエラーを低減することができる。In addition, by forming the α-ray shielding film 22 in the formation region of the memory circuit RAM of the semiconductor chip 21, the α-ray shielding film 22
2 can block α rays from the protruding electrode 8, so soft errors caused by α rays can be reduced.
なお、本発明は記憶回路部ＲＡＭをＤＲＡＭで構成して
もよい。ＤＲＡＭのメモリセルは、メモリセル選択用の
ｎチャネルＭＩＳＦＥＴとその一方の半導体領域に直列
に接続された情報蓄積用容量素子とで構成されている。Note that in the present invention, the memory circuit section RAM may be configured with a DRAM. A DRAM memory cell is composed of an n-channel MISFET for memory cell selection and an information storage capacitive element connected in series to one of the semiconductor regions.
また、本発明は半導体チップ２１を搭載する搭載基板の
内部端子上に突起電極８を設けてもよい。Further, in the present invention, the protruding electrodes 8 may be provided on the internal terminals of the mounting board on which the semiconductor chip 21 is mounted.
（実施例■）
本実施例■は、マザーチップ、配線基板或はプリント配
線基板等、配線基板表面上に形成されたＣｕを主体とす
る配線を有する半導体装置に本発明を適用した１本発明
の第３実施例である。(Example ■) This example (■) is an example of the present invention in which the present invention is applied to a semiconductor device having wiring mainly made of Cu formed on the surface of a wiring board, such as a mother chip, a wiring board, or a printed wiring board. This is the third embodiment.
本発明の実施例■である半導体装置を構成する配線基板
を第２５図（リフトオフ工程中の半導体装置の要部平面
図）及び第２６図（第２５図に示す平面図をＢ−Ｂ切断
線で切った断面図）で示す。25 (a plan view of the main parts of the semiconductor device during the lift-off process) and FIG. 26 (the plan view shown in FIG. 25 is taken along the BB cutting line). (cross-sectional view taken at ).
第２５図及び第２６図に示すように、半導体装置を構成
する配線基板２３Ａは、層間絶縁膜２３Ｂを介在させて
配線２３Ｃを延在させている。配線基板２３Ａは、炭化
珪素基板、単結晶珪素基板、セラミック基板、エポキシ
系樹脂基板或はポリイミド系樹脂基板のいずれかで形成
されている。配線２３Ｃは、リフトオフで形成されたＣ
ｕ或はＣｕを含む合金或はＣｕ上に他の金属膜を形成し
た複合膜すなわちＣｕを主体として構成されている。Ｃ
ｕは等方性のウェットエツチング（ケミカルエツチング
）は可能であるが異方性のドライエツチングが困難であ
るため微細な形状で配線を形成することができないが、
Ｃｕを主体とする配線２３Ｃはりフトオフ法で形成する
ことができる。As shown in FIGS. 25 and 26, a wiring board 23A constituting a semiconductor device has a wiring 23C extending therebetween with an interlayer insulating film 23B interposed therebetween. The wiring board 23A is formed of a silicon carbide substrate, a single crystal silicon substrate, a ceramic substrate, an epoxy resin substrate, or a polyimide resin substrate. The wiring 23C is C formed by lift-off.
It is mainly composed of Cu, an alloy containing Cu, or a composite film in which another metal film is formed on Cu, that is, Cu. C
For u, isotropic wet etching (chemical etching) is possible, but anisotropic dry etching is difficult, so it is not possible to form wiring in a fine shape.
The wiring 23C mainly made of Cu can be formed by a lift-off method.
配線２３Ｇは前記実施例Ｉのリフトオフ法と実質的に同
様のリフトオフ法で形成することができる。The wiring 23G can be formed by a lift-off method substantially similar to the lift-off method in Example I above.
まず、配線２３Ｃを形成しない領域におし１て、配線基
板２３Ａ上に層間絶縁１１％２３Ｂを介在させて第１レ
ジスト膜１８を形成する。First, a first resist film 18 is formed on the wiring board 23A in a region where the wiring 23C is not formed, with an interlayer insulation 11% 23B interposed therebetween.
次に、配線２３Ｇを形成する領域上及び配線２３Ｃを形
成しない領域の第１レジスト膜１８上に第２レジスト膜
１９を形成する。Next, a second resist film 19 is formed on the first resist film 18 in the area where the wiring 23G is to be formed and in the area where the wiring 23C is not to be formed.
次に、配線２３Ｃを形成する領域の第２レジスト膜１９
に第１開口部（溝部）２０Ａを形成すると共に、配線２
３Ｃを形成しない領域の第２レジスト膜１９番こ第２開
口部２０Ｂを形成する。Next, the second resist film 19 in the region where the wiring 23C is to be formed
A first opening (groove) 20A is formed in the wiring 2.
A second opening 20B is formed in the second resist film 19 in the region where 3C is not formed.
次に、配線基板２３Ａの全面にＣｕを主体とする金属膜
２３Ｅを堆積し、第１開口部２ＯＡ内の層間絶縁膜２３
Ｂ上に配線２３Ｃ１第２開口部２０Ｂ内の第１レジスト
膜１８上にダミー配Ｒ１Ａ２３Ｄ、第２レジスト膜１９
上に金属膜２３Ｅの夫々を形成する。Next, a metal film 23E mainly composed of Cu is deposited on the entire surface of the wiring board 23A, and the interlayer insulating film 23E is deposited on the entire surface of the wiring board 23A.
Wiring 23C on B, dummy wiring R1A23D on first resist film 18 in second opening 20B, second resist film 19
A metal film 23E is formed thereon.
次に、第２レジスト膜１９．第１レジスト膜１８の夫々
を除去し、第１開口部２ＯＡ内の配線２３Ｃを残存させ
ると共に、第１レジスト膜１８上のダミー配線２３Ｄ及
び第２レジスト膜１９上の金属膜２３Ｅを除去する。Next, the second resist film 19. Each of the first resist films 18 is removed, leaving the wiring 23C in the first opening 2OA, and the dummy wiring 23D on the first resist film 18 and the metal film 23E on the second resist film 19 are removed.
前記ダミー配ＲｆＡ２３Ｄは本実施例■において平面円
形状で構成されているが、本発明はダミー配線２３Ｄを
平面方形状で構成してもよい。Although the dummy wiring RfA 23D has a circular shape in plan in this embodiment (2), the dummy wiring 23D may have a rectangular shape in a plan according to the present invention.
このように、配線基板２３Ａの表面上にＣｕを主体とす
る配線２３Ｃを形成する半導体装置の製造方法であって
、前記配線基板２３Ａの表面上の配線２３Ｃの形成領域
と異なる配線２３Ｃを形成しない領域に第１レジスト膜
１８を形成し、この第１レジスト膜１８上及び前記配線
２３Ｃの形成領域上を含む配線基板２３Ａの全面に第２
レジストｗＡ１９を形成し、この第２レジスト膜１９の
配線２３Ｇの形成領域に配線２３Ｇを形成する第１開口
部２ＯＡを形成すると共に。In this way, there is provided a method for manufacturing a semiconductor device in which the wiring 23C mainly made of Cu is formed on the surface of the wiring board 23A, and the wiring 23C is not formed in a region different from the formation area of the wiring 23C on the surface of the wiring board 23A. A first resist film 18 is formed in the area, and a second resist film 18 is formed on the entire surface of the wiring board 23A including the first resist film 18 and the area where the wiring 23C is formed.
A resist wA19 is formed, and a first opening 2OA for forming the wiring 23G is formed in the region of the second resist film 19 where the wiring 23G is to be formed.
第２レジスト膜１９の配線２３Ｃを形成しない領域にダ
ミー配線２３Ｄを形成する第２開口部２０Ｂを形成し、
前記第１開口部２０Ａ内の配線基板２３Ａの表面上、前
記第２開口部２０Ｂ内の第１レジスト膜１８上及び第２
レジスト膜１９上を含む配線基板２３Ａの全面に配線２
３Ｃを形成する金属膜２３Ｅを堆積し、前記第２レジス
ト膜１９、第２レジスト膜１８の夫々を除去し、第１開
口部２ＯＡ内の金属膜２３Ｅを残存させて配線２３Ｇを
形成すると共に、前記第２レジスト膜１９上の金属膜２
３Ｅ及び第１レジスト膜１８上のダミー配線２３Ｄを除
去することにより、リフトオフ技術に基づき、第２レジ
スト膜１９の第１開口部２ＯＡの加工寸法に相当する精
度でＣｕを主体とする配線２３Ｃを形成することができ
るので、ドライプロセスを使用せずに微細寸法の配線２
３Ｇを形成することができると共に、前記配線２３Ｃを
形成しない領域にダミー配線２３Ｄを形成する第２開口
部２０Ｂを形成し、この第２開口部２０Ｂを通して第２
レジスト膜１９に剥離液を積極的に浸入させたので、配
線２３Ｃを形成しない領域での第２レジスト膜１９の剥
離性を向上することができる。forming a second opening 20B for forming a dummy wiring 23D in a region of the second resist film 19 where the wiring 23C is not formed;
On the surface of the wiring board 23A in the first opening 20A, on the first resist film 18 in the second opening 20B, and on the second
The wiring 2 is formed on the entire surface of the wiring board 23A including the top of the resist film 19.
3C is deposited, the second resist film 19 and the second resist film 18 are each removed, and the metal film 23E in the first opening 2OA is left to form a wiring 23G. Metal film 2 on the second resist film 19
By removing the dummy wiring 3E and the dummy wiring 23D on the first resist film 18, a wiring 23C mainly made of Cu is formed based on the lift-off technique with an accuracy corresponding to the processing dimension of the first opening 2OA of the second resist film 19. Because it can be formed, fine-sized wiring 2 can be formed without using a dry process.
A second opening 20B is formed in which a dummy wiring 23D can be formed in a region where the wiring 23C is not formed, and a second
Since the stripping liquid is actively infiltrated into the resist film 19, it is possible to improve the stripping properties of the second resist film 19 in areas where the wiring 23C is not formed.
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is not limited to the above embodiments, and it goes without saying that various modifications can be made without departing from the gist of the invention. It is.
例えば、本発明は、Ｃｕを主体とする配線だけに限定さ
れず、配線密度が大幅に異なる領域にアルミニウム配線
を形成する場合においても適用することができる。For example, the present invention is not limited to wiring mainly made of Cu, but can also be applied to the case where aluminum wiring is formed in areas where the wiring densities are significantly different.
また、本発明は、ＭＩＳＦＥＴを主体とする半導体チッ
プを搭載する半導体装置に適用することができる。Furthermore, the present invention can be applied to a semiconductor device equipped with a semiconductor chip mainly composed of MISFETs.
本願において開示された発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。A brief overview of representative inventions among the inventions disclosed in this application is as follows.
リフトオフ技術を使用する半導体装置において。In semiconductor devices that use lift-off technology.
導体膜を形成しない領域のレジスト膜の剥離性を向上す
ることができる。It is possible to improve the removability of the resist film in areas where no conductor film is formed.
また、前記レジスト膜を剥離する工程を低減することが
できる。Moreover, the step of peeling off the resist film can be reduced.
第１図は、本発明の実施例！である半導体装置の構成を
示す概略部分断面図。
第２図は、前記半導体装置のマザーチップの平面図、
第３図は、前記半導体装置の半導体チップの要部断面図
、
第４図は、前記半導体チップに内蔵された記憶機能のメ
モリセルの等価回路図、
第５図は、前記マザーチップの要部断面図、第６図乃至
第１５図は、前記マザーチップ及び突起電極の各製造工
程毎に示す要部断面図、第１６図は、前記突起電極及び
ダミー突起電極の形成領域を示すマザーチップの平面図
、第１７図乃至第２０図は、前記半導体装置の各組立工
程毎に示す概略断面図、
第２１図は、本発明の実施例■である半導体装置の半導
体チップの構成を示すレイアウト図、第２２図は、前記
半導体チップを構成する各半導体素子の構造を示す要部
断面図、
第２３図は、前記半導体チップに内蔵されたＳＲＡＭの
メモリセルを示す等価回路図。
第２４図は、前記半導体チップの模写断面図、第２５図
は、本発明の実施例■である半導体装置を構成する基板
のりフトオフ工程中の要部平面図、
第２６図は、前記第２５図に示す平面図をＢ−Ｂ切断線
で切った断面図である。
図中、１・・・半導体装置、２，３．２１・・・半導体
チップ、４・・・マザーチップ、５・・・ベース基板、
６・・・封止用キャップ、７・・・枠体、８・・・突起
電極（導体膜）、８Ａ・・・ダミー突起電極、１８・・
・第２レジスト膜、１９・・・第２レジスト膜゛、１９
Ａ・・・下地レジスト膜、１９Ｂ・・・フィルムレジス
ト膜、２ＯＡ・・・第１開口部、２０Ｂ・・・第２開ロ
部、２２・・・α線遮蔽膜、２３Ｃ・・・配線、２３Ｄ
・・・ダミー配線、Ｔｒ・・・パイポーラトランジス夕
、Ｑ・・・Ｍ Ｉ Ｓ ＦＥＴである。Figure 1 is an example of the present invention! FIG. 1 is a schematic partial cross-sectional view showing the configuration of a semiconductor device. FIG. 2 is a plan view of the mother chip of the semiconductor device, FIG. 3 is a cross-sectional view of a main part of the semiconductor chip of the semiconductor device, and FIG. 4 is a diagram of a memory cell with a storage function built into the semiconductor chip. Equivalent circuit diagram, FIG. 5 is a sectional view of the main part of the mother chip, FIGS. 6 to 15 are sectional views of the main part shown for each manufacturing process of the mother chip and protruding electrodes, and FIG. 16 is a sectional view of the main part of the mother chip. FIGS. 17 to 20 are schematic cross-sectional views showing each assembly process of the semiconductor device; FIG. 21 is a plan view of the mother chip showing formation regions of the protruding electrodes and dummy protruding electrodes; FIG. FIG. 22 is a layout diagram showing the structure of a semiconductor chip of a semiconductor device, which is example (2), FIG. FIG. 2 is an equivalent circuit diagram showing a memory cell of an SRAM. FIG. 24 is a sectional view of the semiconductor chip; FIG. 25 is a plan view of the main part during the substrate lift-off process constituting the semiconductor device according to the embodiment (2) of the present invention; FIG. FIG. 2 is a sectional view taken along the line BB of the plan view shown in the figure. In the figure, 1... semiconductor device, 2, 3. 21... semiconductor chip, 4... mother chip, 5... base substrate,
6... Sealing cap, 7... Frame, 8... Protruding electrode (conductor film), 8A... Dummy protruding electrode, 18...
・Second resist film, 19...Second resist film, 19
A... Base resist film, 19B... Film resist film, 2OA... First opening, 20B... Second opening, 22... α-ray shielding film, 23C... Wiring, 23D
. . . dummy wiring, Tr . . . bipolar transistor, Q . . . MI S FET.
Claims (1)
導体装置の製造方法であって、前記基板表面上の導体膜
形成領域と異なる導体膜を形成しない領域に第１レジス
ト膜を形成する工程と、該第１レジスト膜上及び前記導
体膜形成領域上を含む基板全面に第２レジスト膜を形成
する工程と、該第２レジスト膜の導体膜形成領域に導体
膜を形成する第１開口部を形成すると共に、第２レジス
ト膜の導体膜を形成しない領域にダミー導体膜を形成す
る第２開口部を形成する工程と、前記第１開口部内の基
板表面上、前記第２開口部内の第１レジスト膜上及び第
２レジスト膜上を含む基板全面に導体膜を堆積する工程
と、前記第２レジスト膜、第１レジスト膜の夫々を除去
し、第１開口部内の導体膜を残存させると共に、前記第
２レジスト膜上の導体膜及び第１レジスト膜上のダミー
導体膜を除去する工程とを備えたことを特徴とする半導
体装置の製造方法。 ２、前記基板は、半導体チップ又は前記半導体チップを
複数個搭載するマザーチップ又は配線基板であることを
特徴とする特許請求の範囲第１項に記載の半導体装置の
製造方法。 ３、前記導体膜は、電極又は配線であることを特徴とす
る特許請求の範囲第１項又は第２項に記載の半導体装置
の製造方法。 ４、前記第１レジスト膜、第２レジスト膜の夫々は、感
光性レジスト膜であることを特徴とする特許請求の範囲
第１項乃至第３項に記載の夫々の半導体装置の製造方法
。 ５、前記第１レジスト膜、第２レジスト膜の夫々は、ポ
リメタクリル酸メチルで形成されていることを特徴とす
る特許請求の範囲第１項乃至第４項に記載の夫々の半導
体装置の製造方法。 ６、前記第１レジスト膜、第２レジスト膜の夫々は、塩
化メチレン液で剥離除去されることを特徴とする特許請
求の範囲第５項に記載の半導体装置の製造方法。 ７、前記第１レジスト膜は、前記基板表面上に塗布し、
ベークした後、導体膜を形成しない領域のみ残存するよ
うに現像を施して形成されていることを特徴とする特許
請求の範囲第５項又は第６項に記載の半導体装置の製造
方法。 ８、前記第２レジスト膜は、前記基板表面上及び第１レ
ジスト膜上に塗布した後ベークされた下地レジスト膜上
に、フィルムレジスト膜をラミネートした２層構造で形
成されていることを特徴とする特許請求の範囲第５項乃
至第７項に記載の夫々の半導体装置の製造方法。 ９、前記導体膜は、蒸着で堆積された半田電極であるこ
とを特徴とする特許請求の範囲第１項乃至第８項に記載
の夫々の半導体装置の製造方法。 １０、前記導体膜は、フェースダウンボンディングの突
起電極であることを特徴とする特許請求の範囲第９項に
記載の半導体装置の製造方法。 １１、基板表面上に導体膜をリフトオフ技術で形成する
半導体装置の製造方法であって、前記基板表面上の導体
膜形成領域と異なる導体膜を形成しない領域に第１レジ
スト膜を形成する工程と、該第１レジスト膜上及び前記
導体膜形成領域上を含む基板全面に前記第１レジスト膜
と実質的に同一材料で形成された第２レジスト膜を形成
する工程と、該第２レジスト膜の導体膜形成領域に導体
膜を形成する第１開口部を形成すると共に、第２レジス
ト膜の導体膜を形成しない領域にダミー導体膜を形成す
る第２開口部を形成する工程と、前記第１開口部内の基
板表面上、前記第２開口部内の第１レジスト膜上及び第
２レジスト膜上を含む基板全面に導体膜を堆積する工程
と、前記第２レジスト膜、第１レジスト膜の夫々を同一
工程で除去し、第１開口部内の導体膜を残存させると共
に、前記第２レジスト膜上の導体膜及び第１レジスト膜
上のダミー導体膜を除去する工程とを備えたことを特徴
とする半導体装置の製造方法。[Scope of Claims] 1. A method for manufacturing a semiconductor device in which a conductor film is formed on the surface of a substrate by a lift-off technique, wherein a first resist is applied to a region on the surface of the substrate in which a conductor film is not formed and is different from a region where a conductor film is formed. forming a second resist film over the entire surface of the substrate including on the first resist film and on the conductor film formation region; and forming a conductor film on the conductor film formation region of the second resist film. forming a second opening for forming a dummy conductor film in a region of the second resist film where no conductor film is to be formed; 2. Depositing a conductor film over the entire surface of the substrate including the first resist film and the second resist film in the opening, and removing the second resist film and the first resist film, and depositing the conductor film in the first opening. A method for manufacturing a semiconductor device, comprising the step of leaving the film and removing a conductor film on the second resist film and a dummy conductor film on the first resist film. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the substrate is a semiconductor chip or a mother chip or a wiring board on which a plurality of the semiconductor chips are mounted. 3. The method of manufacturing a semiconductor device according to claim 1 or 2, wherein the conductor film is an electrode or a wiring. 4. The method of manufacturing a semiconductor device according to claim 1, wherein each of the first resist film and the second resist film is a photosensitive resist film. 5. Manufacturing a semiconductor device according to claims 1 to 4, wherein each of the first resist film and the second resist film is formed of polymethyl methacrylate. Method. 6. The method of manufacturing a semiconductor device according to claim 5, wherein each of the first resist film and the second resist film is peeled off and removed using a methylene chloride solution. 7. The first resist film is coated on the surface of the substrate,
7. The method of manufacturing a semiconductor device according to claim 5 or 6, wherein after baking, the semiconductor device is developed so that only a region in which no conductive film is to be formed remains. 8. The second resist film is formed in a two-layer structure in which a film resist film is laminated on a base resist film that is coated on the substrate surface and the first resist film and then baked. A method for manufacturing a semiconductor device according to claims 5 to 7. 9. The method of manufacturing a semiconductor device according to any one of claims 1 to 8, wherein the conductor film is a solder electrode deposited by vapor deposition. 10. The method of manufacturing a semiconductor device according to claim 9, wherein the conductor film is a protruding electrode for face-down bonding. 11. A method for manufacturing a semiconductor device in which a conductor film is formed on the surface of a substrate by a lift-off technique, comprising the step of forming a first resist film in a region on the surface of the substrate where a conductor film is not to be formed, which is different from the region where the conductor film is formed. , forming a second resist film made of substantially the same material as the first resist film over the entire surface of the substrate including the first resist film and the conductor film forming region; forming a first opening for forming a conductor film in the conductor film formation region, and forming a second opening for forming a dummy conductor film in a region of the second resist film where the conductor film is not formed; a step of depositing a conductive film on the entire surface of the substrate including on the surface of the substrate in the opening, on the first resist film and on the second resist film in the second opening, and depositing each of the second resist film and the first resist film. and a step of removing the conductor film on the second resist film and the dummy conductor film on the first resist film in the same process so as to leave the conductor film in the first opening. A method for manufacturing a semiconductor device.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019804A JP2695175B2 (en) | 1988-01-29 | 1988-01-29 | Method for manufacturing semiconductor device |
| US07/544,064 US5049972A (en) | 1988-01-29 | 1990-06-26 | Method of manufacturing semiconductor integrated circuit device |
| US07/760,889 US5223454A (en) | 1988-01-29 | 1991-09-17 | Method of manufacturing semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019804A JP2695175B2 (en) | 1988-01-29 | 1988-01-29 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194439A true JPH01194439A (en) | 1989-08-04 |
| JP2695175B2 JP2695175B2 (en) | 1997-12-24 |
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ID=12009524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019804A Expired - Lifetime JP2695175B2 (en) | 1988-01-29 | 1988-01-29 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695175B2 (en) |
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1988
- 1988-01-29 JP JP63019804A patent/JP2695175B2/en not_active Expired - Lifetime
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|---|---|
| JP2695175B2 (en) | 1997-12-24 |
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