JP2695175B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP2695175B2 JP2695175B2 JP63019804A JP1980488A JP2695175B2 JP 2695175 B2 JP2695175 B2 JP 2695175B2 JP 63019804 A JP63019804 A JP 63019804A JP 1980488 A JP1980488 A JP 1980488A JP 2695175 B2 JP2695175 B2 JP 2695175B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist film
- region
- semiconductor
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、基板上に導体膜
を有する半導体装置に適用して有効な技術に関するもの
である。The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having a conductor film on a substrate.
本発明者が開発中の半導体装置は、複数個の半導体チ
ップが搭載されたマザーチップをベース基板と封止用キ
ャップとで封止している。この半導体装置は、例えばRA
M（Ｒandom Ａccess Ｍemory）を内蔵する半導体チップ
を複数個マザーチップに搭載したRAMモジュールとして
使用されている。In a semiconductor device under development by the present inventor, a mother chip on which a plurality of semiconductor chips are mounted is sealed with a base substrate and a sealing cap. This semiconductor device is, for example, RA
A semiconductor chip having a built-in M (R andom A ccess M emory ) is used as a RAM module installed in plurality mother chip.
半導体チップは突起電極を介在させた所謂フェースダ
ウンボンディング（Ｃontroled Ｃollapse Ｂonding）
方式でマザーチップに搭載されている。前記突起電極の
一端側は前記半導体チップの外部端子（ボンディングパ
ッド）に接続され、その他端側はマザーチップの端子に
接続されている。突起電極はメタルマスクを用いて蒸着
された半田で形成されている。The semiconductor chip is a so-called face-down bonding which is interposed a protrusion electrodes (C ontroled C ollapse B onding)
It is mounted on the mother chip by the method. One end of the bump electrode is connected to an external terminal (bonding pad) of the semiconductor chip, and the other end is connected to a terminal of the mother chip. The protruding electrodes are formed of solder vapor-deposited using a metal mask.
なお、この種の半導体装置については、例えば、日経
マグロウヒル社発行、日経エレクトロニクス、1984年９
月24日号、第265頁乃至第294頁に記載されている。Regarding this type of semiconductor device, for example, Nikkei McGraw-Hill Inc., Nikkei Electronics, September 1984.
No. 24, pp. 265-294.
本発明者は、前記半導体チップとマザーチップとを接
続する突起電極をリフトオフ技術で形成することについ
て検討し、その基礎研究を行っている。リフトオフ技術
で形成される突起電極は、メタルマスクを用いて形成さ
れる突起電極に比べて精度良く形成することができる。
つまり、リフトオフ技術は、高密度に突起電極を形成
し、半導体装置の高集積化を計ることができる特徴があ
る。The present inventor has studied the formation of a protruding electrode for connecting the semiconductor chip and the mother chip by a lift-off technique, and is conducting basic research on the formation. The bump electrode formed by the lift-off technique can be formed more accurately than the bump electrode formed by using the metal mask.
That is, the lift-off technique is characterized in that the protruding electrodes can be formed at a high density and the semiconductor device can be highly integrated.
本発明者が開発中の製造技術は、次のとおりである。 The manufacturing technology under development by the present inventor is as follows.
まず、マザーチップの端子上を含む全表面上にフォト
レジスト膜を塗布する。そして、フォトレジスト膜をベ
ーク後、マザーチップの端子上のフォトレジスト膜を現
像によって除去して開口部を形成する。First, a photoresist film is applied to the entire surface of the mother chip including the terminals. Then, after baking the photoresist film, the photoresist film on the terminals of the mother chip is removed by development to form an opening.
次に、前記フォトレジスト膜上及び開口部内の端子上
に半田を蒸着する。Next, solder is deposited on the photoresist film and the terminals in the opening.
次に、前記フォトレジスト膜を剥離液で剥離除去し、
開口部内の半田を残存させて突起電極を形成すると共
に、フォトレジスト膜上の半田を除去する。つまり、突
起電極は、フォトレジスト膜を用いたリフトオフ技術で
形成される。Next, the photoresist film is stripped and removed with a stripping solution,
The solder in the opening is left to form the protruding electrode, and the solder on the photoresist film is removed. That is, the bump electrode is formed by the lift-off technique using the photoresist film.
しかしながら、本発明者の基礎研究の結果、突起電極
が密に存在する領域はリフトオフの工程中に開口部を通
してフォトレジスト膜中に剥離液が浸入し易くフォトレ
ジスト膜の剥離が良好に行えるが、突起電極が存在しな
いか疎に存在する領域ではフォトレジスト膜の剥離不良
が多発した。本発明者の解析によれば、約１［mm2］以
上にわたって突起電極が存在しない場合は、フォトレジ
スト膜中に剥離液が確実に浸入しないので、フォトレジ
スト膜の剥離不良が生じる結果を得ている。このフォト
レジスト膜の剥離不良は、マザーチップ側に突起電極を
形成する場合だけでなく、半導体チップ側に突起電極を
形成する場合についても同様に生じた。特にDRAM（Dyna
mic RAM）やSRAM（Static RAM）を内蔵する半導体チッ
プは、半田に微量に含有される放射性元素（ＵやTh）か
ら発生されるα線でソフトエラーを生じないようにチッ
プの大半を占めるメモリセルアレイに突起電極を設けて
おらず、この領域においてフォトレジスト膜の剥離不良
が多発した。However, as a result of the basic research of the present inventor, in the region where the protruding electrodes are densely present, the stripping solution easily enters the photoresist film through the opening during the lift-off process, and the stripping of the photoresist film can be performed well, In regions where the protruding electrodes did not exist or were sparsely present, peeling defects of the photoresist film frequently occurred. According to the analysis by the present inventor, when the protruding electrode does not exist over about 1 [mm 2 ] or more, the stripping solution does not surely enter into the photoresist film, so that the result of peeling failure of the photoresist film is obtained. ing. The defective peeling of the photoresist film occurred not only when the protruding electrode was formed on the mother chip side but also when the protruding electrode was formed on the semiconductor chip side. Especially DRAM (Dyna
MIC RAM) and SRAM (Static RAM) built-in semiconductor chips occupy most of the chip to prevent soft errors due to α-rays generated from radioactive elements (U and Th) contained in trace amounts in solder. No protruding electrode was provided in the cell array, and peeling defects of the photoresist film frequently occurred in this region.
本発明の目的は、突起電極をリフトオフ技術で形成す
る半導体装置において、前記突起電極を形成しない領域
或は突起電極が疎の領域のレジスト膜の剥離性を向上す
ることが可能な技術を提供することにある。An object of the present invention is to provide a technique capable of improving the releasability of a resist film in a region where the bump electrode is not formed or a region where the bump electrode is sparse in a semiconductor device in which the bump electrode is formed by a lift-off technique. Especially.
本発明の他の目的は、前記目的を達成するための製造
工程を低減することが可能な技術を提供することにあ
る。Another object of the present invention is to provide a technique capable of reducing the number of manufacturing steps for achieving the above object.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。The above and other objects and novel features of the present invention are as follows.
It will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。The outline of a typical invention disclosed in the present application is briefly described as follows.
基板表面の一の領域に複数の突起電極をリフトオフ技
術で形成し、他の領域には突起電極を形成しない半導体
装置の製造方法にて、前記基板の突起電極を形成しない
他の領域を覆う第１レジスト膜を形成する工程と、下地
レジスト膜にフィルムレジスト膜を積層した２層構造の
第２レジスト膜を、前記基板全面に形成する工程と、前
記第２レジスト膜に、前記突起電極が形成される一の領
域では前記突起電極をパターニングした第１開口部を、
前記突起電極が形成されない他の領域ではダミー突起電
極をパターニングした第２開口部を夫々形成する工程
と、前記基板全面に導体膜を堆積させる工程と、前記第
２レジスト膜及び第１レジスト膜を除去することによっ
て、第２レジスト膜及び第１レジスト膜上の夫々の導体
膜を除去し、前記一の領域に複数の突起電極を形成する
工程とを備える。A method of manufacturing a semiconductor device in which a plurality of protruding electrodes are formed in one region on the surface of the substrate by a lift-off technique, and the protruding electrodes are not formed in the other regions, is used to cover other regions of the substrate where the protruding electrodes are not formed. 1 step of forming a resist film, a step of forming a second resist film having a two-layer structure in which a film resist film is laminated on a base resist film, on the entire surface of the substrate, and the protruding electrode is formed on the second resist film. The first opening formed by patterning the protruding electrode is formed in one region
In the other regions where the bump electrodes are not formed, a step of forming second openings in which dummy bump electrodes are patterned, a step of depositing a conductor film on the entire surface of the substrate, and a step of depositing the second resist film and the first resist film Removing the conductor films on the second resist film and the first resist film to form a plurality of protruding electrodes in the one region.
上述した手段によれば、前記第２レジスト膜の導体膜
を形成しない領域にダミー導体膜を形成する第２開口部
を形成し、この第２開口部を通して第２レジスト膜に剥
離液を積極的に浸入させたので、第２レジスト膜の導体
膜を形成しない領域の剥離性を向上することができる。According to the above-described means, the second opening for forming the dummy conductor film is formed in the area of the second resist film where the conductor film is not formed, and the stripping solution is positively applied to the second resist film through the second opening. Since the second resist film is not penetrated, the peelability of the region of the second resist film where the conductor film is not formed can be improved.
また、前記作用効果に加えて、前記第２レジスト膜を
除去する工程で第１レジスト膜を除去することができる
ので、第１レジスト膜を剥離する剥離工程に相当する
分、製造工程を低減することができる。Further, in addition to the above-described function and effect, the first resist film can be removed in the step of removing the second resist film, so that the number of manufacturing steps is reduced by an amount corresponding to a peeling step of peeling the first resist film. be able to.
以下、本発明の構成について、一実施例とともに説明
する。Hereinafter, the configuration of the present invention will be described together with an embodiment.
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and their repeated description will be omitted.
（実施例Ｉ） 本実施例Ｉは、複数の半導体チップをマザーチップに
搭載した半導体装置において、マザーチップ側に突起電
極を形成する例に本発明を適用した、本発明の第１実施
例である。(Example I) Example I is a first example of the present invention in which the present invention is applied to an example of forming a protruding electrode on the mother chip side in a semiconductor device in which a plurality of semiconductor chips are mounted on a mother chip. is there.
本発明の実施例Ｉである半導体装置の構成を第１図
（概略部分断面図）で示す。The configuration of a semiconductor device that is Embodiment I of the present invention is shown in FIG. 1 (schematic partial sectional view).
第１図に示すように、半導体装置１は、複数の半導体
チップ２、３の夫々を搭載したマザーチップ（搭載基
板）４を、ベース基板５、枠体７及び封止用キャップ６
で封止している。As shown in FIG. 1, a semiconductor device 1 includes a mother chip (mounting substrate) 4 on which a plurality of semiconductor chips 2 and 3 are mounted, a base substrate 5, a frame 7 and a sealing cap 6.
It seals with.
半導体チップ２、３の夫々は、突起電極８を介在させ
てマザーチップ４に搭載されている。つまり、半導体チ
ップ２、３の夫々は、フェースダウンボンディング方式
（又はCCB方式）によってマザーチップ４に搭載されて
いる。マザーチップ４には、第２図（マザーチップの平
面図）に示すように、１個の論理機能を有する半導体チ
ップ（ロジックLSI）２及び８個の記憶機能を有する半
導体チップ（メモリLSI）３を搭載している。半導体チ
ップ２、３の夫々の半導体素子形成面はマザーチップ４
の搭載面と対向するように構成されているので、第２図
に示す半導体チップ２、３の夫々は半導体素子形成面と
対向する裏面が見えるようになっている。The semiconductor chips 2 and 3 are mounted on the mother chip 4 with the protruding electrodes 8 interposed therebetween. That is, each of the semiconductor chips 2 and 3 is mounted on the mother chip 4 by the face-down bonding method (or CCB method). As shown in FIG. 2 (a plan view of the mother chip), the mother chip 4 includes a semiconductor chip (logic LSI) 2 having one logic function and a semiconductor chip (memory LSI) 3 having eight storage functions. It is equipped with. The semiconductor chip forming surface of each of the semiconductor chips 2 and 3 is a mother chip 4.
Since the semiconductor chips 2 and 3 shown in FIG. 2 are arranged so as to face the mounting surface, the back surface facing the semiconductor element forming surface can be seen.
半導体チップ（ロジックLSI）２は、第２図に示すよ
うに、中央部分に論理回路部Logicが配置されている。
論理回路Logic部は１個又は複数個の半導体素子で構成
された基本セルを行列状に規則的に配列している。前記
基本セル及び基本セルの半導体素子は、複数層の配線に
よって結線され、所定の論理回路を構成する。つまり、
半導体チップ２は、所謂ゲートアレイ方式で所定の論理
機能を構成する。本実施例の半導体チップ２は３層の配
線層で構成されており、主に第１層目及び第２層目の配
線で所定の論理回路を構成し、第３層目の配線は主に電
源配線として使用される。論理回路Logicの基本セルを
構成する半導体素子はバイポーラトランジスタである。As shown in FIG. 2, the semiconductor chip (logic LSI) 2 has a logic circuit portion Logic arranged in the central portion.
The logic circuit Logic section regularly arranges basic cells composed of one or a plurality of semiconductor elements in a matrix. The basic cell and the semiconductor element of the basic cell are connected by a plurality of layers of wiring to form a predetermined logic circuit. That is,
The semiconductor chip 2 constitutes a predetermined logic function by a so-called gate array method. The semiconductor chip 2 of this embodiment is composed of three wiring layers, and a predetermined logic circuit is composed mainly of the wirings of the first layer and the second layer, and the wiring of the third layer is mainly composed. Used as power wiring. The semiconductor element forming the basic cell of the logic circuit Logic is a bipolar transistor.
半導体チップ２の周辺部分には、入力回路Din、出力
回路Dout及び電源回路VCからなる周辺回路が配置されて
いる。入力回路Din、出力回路Dout、電源回路VCの夫々
を構成する半導体素子は、論理回路部Logicと同様に主
に第１層目及び第２層目の配線で結線されている。周辺
回路を構成する半導体素子は論理回路部Logicと同様に
バイポーラトランジスタである。A peripheral circuit including an input circuit Din, an output circuit Dout, and a power supply circuit VC is arranged in the peripheral portion of the semiconductor chip 2. The semiconductor elements forming each of the input circuit Din, the output circuit Dout, and the power supply circuit VC are mainly connected by the wirings of the first layer and the second layer similarly to the logic circuit unit Logic. The semiconductor element forming the peripheral circuit is a bipolar transistor like the logic circuit section Logic.
前記半導体チップ２の論理回路部Logic、周辺回路の
夫々を構成するバイポーラトランジスタの具体的な構造
を第３図（要部断面図）に示す。A concrete structure of the bipolar transistor which constitutes each of the logic circuit part Logic of the semiconductor chip 2 and the peripheral circuit is shown in FIG. 3 (main part sectional view).
第３図に示すように、バイポーラトランジスタは、単
結晶珪素からなるp-型半導体基板2Aの主面に構成されて
いる。バイポーラトランジスタは、半導体基板2A、p+型
半導体領域2D及び素子分離絶縁膜2Eからなる分離領域に
よって他の領域と電気的に分離されている。半導体領域
2Dは半導体基板2Aとその表面上に成長させたn-型エピタ
キシャル層2Bとの間に形成されている。つまり、半導体
領域2Dは埋込型半導体領域である。素子分離絶縁膜2Eは
半導体領域2Dに達するようにエピタキシャル層2Bの主面
上に形成されている。素子分離絶縁膜2Eはエピタキシャ
ル層2Bの主面を酸化した酸化珪素膜で形成されている。As shown in FIG. 3, the bipolar transistor is formed on the main surface of the p − type semiconductor substrate 2A made of single crystal silicon. The bipolar transistor is electrically isolated from other regions by an isolation region composed of the semiconductor substrate 2A, the p + type semiconductor region 2D and the element isolation insulating film 2E. Semiconductor area
2D is formed between the semiconductor substrate 2A and the n − type epitaxial layer 2B grown on the surface of the semiconductor substrate 2A. That is, the semiconductor region 2D is a buried semiconductor region. The element isolation insulating film 2E is formed on the main surface of the epitaxial layer 2B so as to reach the semiconductor region 2D. The element isolation insulating film 2E is formed of a silicon oxide film obtained by oxidizing the main surface of the epitaxial layer 2B.
前記バイポーラトランジスタは、ｎ型コレクタ領域
Ｃ、ｐ型ベース領域Ｂ及びｎ型エミッタ領域Ｅからなる
npn型で構成されている。The bipolar transistor comprises an n-type collector region C, a p-type base region B and an n-type emitter region E.
It is composed of npn type.
コレクタ領域Ｃは、n+型半導体領域2C、エピタキシャ
ル層2B及び電位引上用n+型半導体領域2Fで構成されてい
る。半導体領域2Cは、半導体領域2Dと同様に半導体基板
2Aとエピタキシャル層2Bとの間に設けられた埋込型半導
体領域である。半導体領域2Fは半導体領域2Cに達するよ
うにエピタキシャル層2Bの主面部に設けられている。コ
レクタ領域Ｃの半導体領域2Fには、層間絶縁膜2Lに形成
された接続孔2Mを通して第１層目の配線2Nが接続されて
いる。配線2Nは、アルミニウム膜か、Cu又は及びSiが添
加されたアルミニウム膜で形成されている。Cuはストレ
スマイグレーションを低減する。Siはアロイスパイクの
発生を低減する。The collector region C is composed of an n + type semiconductor region 2C, an epitaxial layer 2B and a potential raising n + type semiconductor region 2F. The semiconductor region 2C is, like the semiconductor region 2D, a semiconductor substrate.
It is a buried semiconductor region provided between 2A and the epitaxial layer 2B. The semiconductor region 2F is provided on the main surface of the epitaxial layer 2B so as to reach the semiconductor region 2C. The first layer wiring 2N is connected to the semiconductor region 2F of the collector region C through a connection hole 2M formed in the interlayer insulating film 2L. The wiring 2N is formed of an aluminum film or an aluminum film to which Cu or Si is added. Cu reduces stress migration. Si reduces the occurrence of alloy spikes.
ベース領域Ｂは、コレクタ領域Ｃを構成するエピタキ
シャル層2Bの主面部に設けられたｐ型半導体領域2Gで構
成されている。ベース領域Ｂである半導体領域2Gには配
線2Nが接続されている。The base region B is composed of the p-type semiconductor region 2G provided on the main surface portion of the epitaxial layer 2B forming the collector region C. The wiring 2N is connected to the semiconductor region 2G that is the base region B.
エミッタ領域Ｅは、前記ベース領域Ｂを構成する半導
体領域2Gの主面部に設けられたn+型半導体領域2Hで構成
されている。エミッタ領域Ｅである半導体領域2Hには絶
縁膜2Iに形成された接続孔2Jを通してエミッタ電極2Kが
接続されている。エミッタ電極2Kはｎ型不純物（Ｐ又は
As）が導入された多結晶珪素膜で形成されている。半導
体領域2Hは、前記エミッタ電極2Kに導入されたｎ型不純
物が半導体領域2Gに拡散されることによって形成されて
いる。図示しないが、エミッタ電極2Kを形成する多結晶
珪素膜は、他の領域において配線や抵抗素子等を構成す
るようになっている。エミッタ電極2Kには同様の配線2N
が接続されている。The emitter region E is composed of an n + type semiconductor region 2H provided on the main surface of the semiconductor region 2G forming the base region B. An emitter electrode 2K is connected to the semiconductor region 2H, which is the emitter region E, through a connection hole 2J formed in the insulating film 2I. The emitter electrode 2K is an n-type impurity (P or
As) is formed of a polycrystalline silicon film. The semiconductor region 2H is formed by diffusing the n-type impurities introduced into the emitter electrode 2K into the semiconductor region 2G. Although not shown, the polycrystalline silicon film forming the emitter electrode 2K constitutes a wiring, a resistance element, etc. in other regions. Similar wiring 2N for emitter electrode 2K
Is connected.
前記第１層目の配線2Nの上層には層間絶縁膜2Oを介在
させて第２層目の配線2Qが設けられている。さらに、第
２層目の配線2Qの上層には層間絶縁膜2Rを介在させて第
３層目の配線2Tが設けられている。前述のように、半導
体チップ２は３層配線構造で構成されている。配線2Nと
配線2Qとは、層間絶縁膜2Oに形成された接続孔2Pを通し
て接続されている。配線2Qと配線2Tとは、層間絶縁膜2R
に形成された接続孔2Sを通して接続されている。配線2
Q、2Tの夫々は配線2Nと同様の材料で形成されている。
層間絶縁膜2L、2O、2Rの夫々は酸化珪素膜を主体として
形成されている。On the upper layer of the first-layer wiring 2N, a second-layer wiring 2Q is provided with an interlayer insulating film 20 interposed. Further, a third-layer wiring 2T is provided on the upper layer of the second-layer wiring 2Q with an interlayer insulating film 2R interposed therebetween. As described above, the semiconductor chip 2 has a three-layer wiring structure. The wiring 2N and the wiring 2Q are connected through a connection hole 2P formed in the interlayer insulating film 2O. The wiring 2Q and the wiring 2T are the interlayer insulating film 2R
Are connected through a connection hole 2S formed in. Wiring 2
Each of Q and 2T is formed of the same material as the wiring 2N.
Each of the interlayer insulating films 2L, 2O, 2R is formed mainly of a silicon oxide film.
第３層目の配線2Tの上層にはパッシベーション膜2Uが
設けられている。パッシベーション膜2Uは例えばペラズ
マCVDで堆積させた窒化珪素膜で形成する。A passivation film 2U is provided on the third layer wiring 2T. The passivation film 2U is formed of, for example, a silicon nitride film deposited by plasma CVD.
第３層目の配線2Tは、周辺回路の各回路上及び周辺回
路の各回路から引き出された論理回路部Logic上におい
て外部端子（ボンディングパッド）BPを構成する。第３
図に示すように、外部端子BPとなる配線2T上のパッシベ
ーション膜2Uには開口部2Vが形成されている。外部端子
BPである配線2T上には開口部2Vを通してバリアメタル層
2Wが設けられている。バリアメタル層2Wは、Cr、Cu、Au
を順次積層した複合膜で構成されている。Crは1200〜15
00［Å］程度の膜厚で形成する。Cuは5000〜7000［Å］
程度の膜厚で形成する。Auは700〜1100［Å］程度の膜
厚で形成する。外部端子BPである配線2Tには、バリアメ
タル層2Wを介在させて、マザーチップ２側に形成された
突起電極８の一端部が接続されるように構成されてい
る。The third-layer wiring 2T constitutes an external terminal (bonding pad) BP on each circuit of the peripheral circuit and on the logic circuit unit Logic drawn from each circuit of the peripheral circuit. Third
As shown in the figure, an opening 2V is formed in the passivation film 2U on the wiring 2T which will be the external terminal BP. External terminal
A barrier metal layer is formed on the wiring 2T which is BP through the opening 2V.
2W is provided. The barrier metal layer 2W is made of Cr, Cu, Au
It is composed of a composite film in which the layers are sequentially laminated. Cr is 1200-15
It is formed with a thickness of about 00 [Å]. Cu is 5000-7000 [Å]
It is formed with a film thickness of about. Au is formed with a film thickness of about 700 to 1100 [Å]. The wiring 2T, which is the external terminal BP, is configured to be connected to one end of the protruding electrode 8 formed on the mother chip 2 side with the barrier metal layer 2W interposed.
前記半導体チップ（メモリLSI）３はSRAMで構成され
ている。半導体チップ３は、第２図に示すように、中央
部分にメモリセルアレイMARYが配置されている。メモリ
セルアレイMARYには行列状に複数のメモリセルが配置さ
れている。メモリセルには、第４図（メモリセルの等価
回路図）に示すように、バイポーラトランジスタで構成
されたショットキーバリア型で構成されている。このメ
モリセルは、列方向に延在するワード線WL及びデータ保
持線HLと、相補性デジット線DL及び▲▼とで規定さ
れた領域内に構成されている。すなわち、メモリセル
は、２個の寄生npn型バイポーラトランジスタTr1、２個
の逆方向npn型バイポーラトランジスタTr2、２個のショ
ットキーバリアダイオードSBD、２個のメモリセル抵抗R
MC、２個の低抵抗RLで構成されている。The semiconductor chip (memory LSI) 3 is composed of SRAM. As shown in FIG. 2, the semiconductor chip 3 has a memory cell array MARY arranged in the central portion. A plurality of memory cells are arranged in a matrix in the memory cell array MARY. As shown in FIG. 4 (equivalent circuit diagram of the memory cell), the memory cell is of a Schottky barrier type including bipolar transistors. This memory cell is formed in a region defined by a word line WL and a data holding line HL extending in the column direction, and complementary digit lines DL and ▲ ▼. That is, the memory cell includes two parasitic npn type bipolar transistors Tr 1 , two reverse direction npn type bipolar transistors Tr 2 , two Schottky barrier diodes SBD, two memory cell resistances R.
MC , composed of two low resistance R L.
半導体チップ３の周辺部分には、第２図に示すよう
に、入力回路Din、出力回路Dout、電源回路VC、アドレ
スバッファ回路AB、Ｘドライバー回路XD及びＹドライバ
ー回路YDからなる周辺回路が配置されている。この周辺
回路の各回路を構成する半導体素子はバイポーラトラン
ジスタである。図示しないが、半導体チップ（メモリLS
I）３を構成するバイポーラトランジスタと半導体チッ
プ（ロジックLSI）２を構成するバイポーラトランジス
タとは実質的に同一構造である。In the peripheral portion of the semiconductor chip 3, as shown in FIG. 2, a peripheral circuit including an input circuit Din, an output circuit Dout, a power supply circuit VC, an address buffer circuit AB, an X driver circuit XD and a Y driver circuit YD is arranged. ing. The semiconductor element forming each circuit of this peripheral circuit is a bipolar transistor. Although not shown, a semiconductor chip (memory LS
I) The bipolar transistor constituting 3 and the bipolar transistor constituting the semiconductor chip (logic LSI) 2 have substantially the same structure.
半導体チップ３は２層配線構造（２層のアルミニウム
配線）で構成されている。外部端子BPは２層目の配線で
構成されている。外部端子BPは周辺回路の各回路上にお
いて構成されている。外部端子BPは、突起電極８に含有
されている微量な放射性元素（ＵやTh）から発生される
α線によるソフトエラーを低減するために、メモリセル
アレイMARY上には構成しない。バイポーラトランジスタ
で構成されるメモリセルはMISFETで構成されるメモリセ
ルに比べてα線ソフトエラーに強いが、ソフトエラーに
対するマージンを向上するために外部端子BPはメモリセ
ルアレイMARY上に構成しない。The semiconductor chip 3 has a two-layer wiring structure (two-layer aluminum wiring). The external terminal BP is composed of the second layer wiring. The external terminal BP is formed on each circuit of the peripheral circuit. The external terminal BP is not formed on the memory cell array MARY in order to reduce a soft error due to α-ray generated from a small amount of radioactive element (U or Th) contained in the protruding electrode 8. The memory cell composed of the bipolar transistor is more resistant to α-ray soft error than the memory cell composed of the MISFET, but the external terminal BP is not formed on the memory cell array MARY in order to improve the margin against the soft error.
前記マザーチップ４は、第２図及び第５図（マザーチ
ップの要部断面図）に示すように構成されている。マザ
ーチップ４は、例えば珪素基板4Aの表面上に層間絶縁膜
4Bを介在させて第１層目の配線4Cが設けられている。珪
素基板4Aは、半導体チップ（単結晶珪素基板2A）２、３
の夫々に対する熱膨張係数差が無く、又熱伝導性が良好
である特徴を有している。層間絶縁膜4Bは珪素基板4Aの
主面を酸化した酸化珪素膜で形成されている。配線4Cは
アルミニウム膜かSiが添加されたアルミニウム膜で形成
されている。The mother chip 4 is configured as shown in FIGS. 2 and 5 (a cross-sectional view of the main part of the mother chip). The mother chip 4 is, for example, an interlayer insulating film on the surface of the silicon substrate 4A.
Wiring 4C of the first layer is provided with 4B interposed. The silicon substrate 4A is a semiconductor chip (single crystal silicon substrate 2A) 2, 3
There is no difference in the coefficient of thermal expansion with respect to each of the above, and the thermal conductivity is good. The interlayer insulating film 4B is formed of a silicon oxide film obtained by oxidizing the main surface of the silicon substrate 4A. The wiring 4C is formed of an aluminum film or an Si-added aluminum film.
第１層目の配線4C上には層間絶縁膜4D及び4Eを介在さ
せて第２層目の配線4Gが設けられている。配線4Gは配線
4Cと実質的に同一材料で形成されている。配線4Gと配線
4Cとは層間絶縁膜4D及び4Eに形成された接続孔4Fを通し
て接続されている。層間絶縁膜4Dは、主にエッチングス
トッパ層として使用され、例えばプラズマCVDで堆積さ
せた窒化珪素膜で形成されている。層間絶縁膜4Eは、主
に配線4Cと配線4Gとを電気的に分離するように構成され
ており、例えばスパッタで堆積させた酸化珪素膜で形成
されている。接続孔4Fは、層間絶縁膜4Eに等方性のウエ
ットエッチングを施し、層間絶縁膜4Dに異方性のドライ
エッチングを施して形成されている。A second-layer wiring 4G is provided on the first-layer wiring 4C with intervening interlayer insulating films 4D and 4E. Wiring 4G is wiring
It is made of substantially the same material as 4C. Wiring 4G and wiring
4C is connected through a connection hole 4F formed in the interlayer insulating films 4D and 4E. The interlayer insulating film 4D is mainly used as an etching stopper layer, and is formed of, for example, a silicon nitride film deposited by plasma CVD. The interlayer insulating film 4E is mainly configured to electrically separate the wiring 4C and the wiring 4G, and is formed of, for example, a silicon oxide film deposited by sputtering. The connection hole 4F is formed by performing isotropic wet etching on the interlayer insulating film 4E and anisotropic dry etching on the interlayer insulating film 4D.
第２層目の配線4G上にはパッシベーション膜4H及び4I
が設けられている。パッシベーション膜4Hは例えば窒化
珪素膜で形成されている。パッシペーション膜4Iは例え
ば酸化珪素膜で形成されている。The passivation films 4H and 4I are formed on the second layer wiring 4G.
Is provided. The passivation film 4H is formed of, for example, a silicon nitride film. The passivation film 4I is formed of, for example, a silicon oxide film.
第２層目の配線4Gは、第５図に示すように、マザーチ
ップ４の中央部分の所定領域において内部端子P1を構成
するようになっている。内部端子P1は半導体チップ２、
３の夫々の外部端子BPと突起電極８介在させて接続する
ように構成されている。内部端子P1を構成する配線4G上
にはパッシベーション膜4H及び4Iに形成された開口部4J
を通してバリアメタル層4Kが設けられている。バリアメ
タル層4Kは前記半導体チップ２、３の夫々の外部端子BP
の表面に設けられたバリアメタル層2Wと実質的に同一構
造（Au/Cu/Cr）で構成されている。前記開口部4Jは等方
性のウエットエッチングを施して形成されている。バリ
アメタル層4K上には突起電極８が設けられるようになっ
ている。As shown in FIG. 5, the wiring 4G of the second layer constitutes the internal terminal P 1 in a predetermined region of the central portion of the mother chip 4. The internal terminal P 1 is the semiconductor chip 2,
The external terminals BP of 3 are connected to each other with the protruding electrodes 8 interposed therebetween. The opening 4J formed in the passivation films 4H and 4I is formed on the wiring 4G forming the internal terminal P 1.
A barrier metal layer 4K is provided therethrough. The barrier metal layer 4K is the external terminal BP of each of the semiconductor chips 2 and 3.
It has substantially the same structure (Au / Cu / Cr) as the barrier metal layer 2W provided on the surface of. The opening 4J is formed by performing isotropic wet etching. The protruding electrode 8 is provided on the barrier metal layer 4K.
第２層目の配線4Gは、マザーチップ４の周辺部分の所
定領域において外部端子P2を構成するようになってい
る。外部端子P2を構成する配線4G上にはパッシベーショ
ン膜4H及び4Iに形成された開口部4Lが設けられている。
開口部4Lは外部端子P2を構成する配線4Gにボンディング
ワイヤ12を接続するように構成されている。開口部4Lは
パッシベーション膜4Iに等方性のウエットエッチングを
施して形成されている。The wiring 4G of the second layer constitutes the external terminal P 2 in a predetermined area around the mother chip 4. An opening 4L formed in the passivation films 4H and 4I is provided on the wiring 4G forming the external terminal P 2 .
The opening 4L is configured to connect the bonding wire 12 to the wiring 4G forming the external terminal P 2 . The opening 4L is formed by subjecting the passivation film 4I to isotropic wet etching.
前記突起電極８は、後に詳述するが、リフトオフ技術
を用いてマザーチップ４の内部端子P1を構成する配線4G
上にバリアメタル層4Kを介在させて構成される。つま
り、内部端子P1には突起電極８の他端側が接続されるよ
うになっている。突起電極８は半田で形成されている
（半田突起電極）。The bump electrode 8 will be described in detail later, but the wiring 4G that constitutes the internal terminal P 1 of the mother chip 4 is formed by using the lift-off technique.
It is configured with a barrier metal layer 4K interposed therebetween. That is, the other end of the protruding electrode 8 is connected to the internal terminal P 1 . The protruding electrode 8 is made of solder (solder protruding electrode).
マザーチップ４は、前記第１図に示すように、接着金
属層９を介在させてベース基板５に搭載されている。ベ
ース基板５は例えば炭化珪素基板で構成されており、マ
ザーチップ４に対する熱膨張係数が小さく、又熱伝導が
良好である特徴を有している。接着金属層９は例えばAu
−Sn合金で形成されている。As shown in FIG. 1, the mother chip 4 is mounted on the base substrate 5 with an adhesive metal layer 9 interposed. The base substrate 5 is made of, for example, a silicon carbide substrate, and is characterized by having a small coefficient of thermal expansion with respect to the mother chip 4 and good thermal conductivity. The adhesive metal layer 9 is, for example, Au.
-It is made of Sn alloy.
ベース基板５の周辺部であってベース基板５と枠体７
との間にはリード10が設けられている。リード10は、低
融点ガラス11によってベース基板５、枠体７の夫々に固
着されている。リード10は例えばFe−Ni合金（42アロ
イ）で形成されている。リード10のインナーリード部は
ボンディングワイヤ12を介在させてマザーチップ４の外
部端子P2である配線4Gに接続されている。Peripheral portion of the base substrate 5 and the base substrate 5 and the frame 7
A lead 10 is provided between and. The lead 10 is fixed to each of the base substrate 5 and the frame body 7 by a low melting point glass 11. The lead 10 is formed of, for example, an Fe-Ni alloy (42 alloy). The inner lead portion of the lead 10 is connected to the wiring 4G which is the external terminal P 2 of the mother chip 4 with the bonding wire 12 interposed.
前記ボンディングワイヤ12はアルミニウムで構成され
ている。ボンディングワイヤ12は超音波ボンディング法
でリード10のインナーリード部、マザーチップ４の外部
端子P2を構成する配線4Gの夫々に接続される。The bonding wire 12 is made of aluminum. The bonding wire 12 is connected to the inner lead portion of the lead 10 and the wiring 4G forming the external terminal P 2 of the mother chip 4 by ultrasonic bonding.
半導体チップ２及び３を搭載したマザーチップ４、リ
ード10のインナーリード部及びボンディングワイヤ12は
封止材14で気密封止されている。封止材14は例えばシリ
コーンゲルを使用する。シリコーンゲルはポッティング
法によって形成されている。The mother chip 4 on which the semiconductor chips 2 and 3 are mounted, the inner lead portions of the leads 10 and the bonding wires 12 are hermetically sealed with a sealing material 14. As the sealing material 14, for example, silicone gel is used. The silicone gel is formed by the potting method.
ベース基板５と枠体７とは低融点ガラス11で固着さ
れ、枠体７と封止用キャップ６とは接着剤13で固着され
ている。接着剤13は例えばシリコーンゴムを使用する。
枠体７は例えばムライト材で形成されている。封止用キ
ャップ６は例えばセラミック材で形成されている。The base substrate 5 and the frame body 7 are fixed to each other with a low melting point glass 11, and the frame body 7 and the sealing cap 6 are fixed to each other with an adhesive agent 13. The adhesive 13 uses, for example, silicone rubber.
The frame body 7 is made of, for example, a mullite material. The sealing cap 6 is made of, for example, a ceramic material.
ベース基板５の裏面（マザーチップ４の搭載面と対向
する裏面）には接着剤15を介在させて放熱フィン16が設
けられている。放熱フィン16は半導体チップ２、３の夫
々で発生した熱を外部に放出するために取り付けられて
いる。接着剤15は例えばシリコーンゴムを使用する。Radiating fins 16 are provided on the back surface of the base substrate 5 (the back surface facing the mounting surface of the mother chip 4) with an adhesive 15 interposed. The radiating fin 16 is attached to radiate the heat generated in each of the semiconductor chips 2 and 3 to the outside. As the adhesive 15, for example, silicone rubber is used.
前記リード10のアウターリード部はＬ字形状に成型さ
れている。このアウターリード部の表面には図示しない
が半田層が設けられている。アウターリード部は配線基
板（ベビーボード）17に接続される。The outer lead portion of the lead 10 is formed in an L shape. A solder layer (not shown) is provided on the surface of the outer lead portion. The outer lead portion is connected to a wiring board (baby board) 17.
次に、前記半導体装置１のマザーチップ４及び突起電
極８の形成方法について、第６図乃至第15図（各製造工
程毎に示す要部断面図）を用いて簡単に説明する。Next, a method of forming the mother chip 4 and the protruding electrodes 8 of the semiconductor device 1 will be briefly described with reference to FIGS. 6 to 15 (main part sectional views showing each manufacturing step).
まず、珪素基板4Aを用意する。この後、珪素基板4Aの
全表面上に層間絶縁膜4Bを形成する。層間絶縁膜4Bは、
珪素基板4Aの表面を酸化して形成した酸化珪素膜で形成
する。層間絶縁膜4Bは例えば1.1〜1.3［μｍ］程度の膜
厚で形成する。First, the silicon substrate 4A is prepared. After that, the interlayer insulating film 4B is formed on the entire surface of the silicon substrate 4A. The interlayer insulating film 4B is
It is formed of a silicon oxide film formed by oxidizing the surface of the silicon substrate 4A. The interlayer insulating film 4B is formed with a film thickness of, for example, about 1.1 to 1.3 [μm].
次に、第６図に示すように、層間絶縁膜4B上に第１層
目の配線4Cを形成する。配線4Cはスパッタで堆積させた
アルミニウム（Al−Si）膜で形成し、1.8〜2.2［μｍ］
程度の膜厚で形成する。配線4Cは等方性のウエットエッ
チングでパターンニングする。すなわち、配線4Cは、側
壁の段差形状を緩和し、上層配線のステップカバレッジ
を向上できるように形成されている。Next, as shown in FIG. 6, a first-layer wiring 4C is formed on the interlayer insulating film 4B. The wiring 4C is formed of an aluminum (Al-Si) film deposited by sputtering, and is 1.8 to 2.2 [μm]
It is formed with a film thickness of about. The wiring 4C is patterned by isotropic wet etching. That is, the wiring 4C is formed so as to alleviate the step shape of the side wall and improve the step coverage of the upper layer wiring.
次に、配線4C上を含む基板全面に層間絶縁膜4D、4Eの
夫々を順次積層する。層間絶縁膜4Dは、エッチングスト
ッパ層として使用するため、層間絶縁膜4Eと異なるエッ
チング速度を有するように形成する。層間絶縁膜4Dは、
例えばプラズマCVDで堆積させた窒化珪素膜で形成し、
0.4〜0.6［μｍ］程度の膜厚で形成する。層間絶縁膜4E
は配線4Cとその上層配線とを充分に電気的に分離できる
ように形成されている。層間絶縁膜4Eは、例えばスパッ
タで堆積させた酸化珪素膜で形成し、3.4〜3.6［μｍ］
程度の膜厚で形成する。Next, the interlayer insulating films 4D and 4E are sequentially laminated on the entire surface of the substrate including the wiring 4C. Since the interlayer insulating film 4D is used as an etching stopper layer, it is formed so as to have an etching rate different from that of the interlayer insulating film 4E. The interlayer insulating film 4D is
For example, a silicon nitride film deposited by plasma CVD,
It is formed with a film thickness of about 0.4 to 0.6 [μm]. Interlayer insulation film 4E
Is formed so that the wiring 4C and the upper layer wiring can be sufficiently electrically separated. The interlayer insulating film 4E is formed of, for example, a silicon oxide film deposited by sputtering and has a thickness of 3.4 to 3.6 [μm].
It is formed with a film thickness of about.
次に、第７図に示すように、上層配線との接続部分と
なる配線4C上の層間絶縁膜4D及び4Eを除去し、接続孔4F
を形成する。接続孔4Fは、層間絶縁膜4Eに等方性のウエ
ットエッチングを施し、層間絶縁膜4Dに異方性のドライ
エッチングを施すことによって形成することができる。
この接続孔4Fの形成に際しては、層間絶縁膜4Dをエッチ
ングストッパ層として使用しているので、充分に厚い膜
厚を有する層間絶縁膜4Eのエッチング量の制御を簡単に
行うことができる。また、接続孔4Fは、層間絶縁膜4Eを
等方性のウエットエッチングでエッチングしているの
で、段差形状を緩和して上層配線のステップカバレッジ
を向上することができる。Next, as shown in FIG. 7, the interlayer insulating films 4D and 4E on the wiring 4C, which is a connection portion with the upper wiring, are removed, and the connection hole 4F is removed.
To form The connection hole 4F can be formed by performing isotropic wet etching on the interlayer insulating film 4E and anisotropic dry etching on the interlayer insulating film 4D.
Since the interlayer insulating film 4D is used as an etching stopper layer when forming the connection hole 4F, it is possible to easily control the etching amount of the interlayer insulating film 4E having a sufficiently thick film thickness. Further, since the connection hole 4F is formed by etching the interlayer insulating film 4E by isotropic wet etching, it is possible to reduce the step shape and improve the step coverage of the upper layer wiring.
次に、第８図に示すように、接続孔4Fを通して配線4C
に接続するように、層間絶縁膜4E上に第２層目の配線4G
を形成する。配線4Gは信号を伝達する配線だけでなく、
マザーチップ４の内部端子P1、外部端子P2の夫々を形成
するようになっている。配線4Gは、配線4Cと同様に、ス
パッタで堆積させたアルミニウム（Al−Si）膜で形成
し、2.4〜2.6［μｍ］程度の膜厚で形成する。配線4Gは
等方性のウエットエッチングでパターンニングする。Next, as shown in FIG. 8, the wiring 4C is passed through the connection hole 4F.
The second layer wiring 4G on the interlayer insulating film 4E so as to connect to
To form Wiring 4G is not only wiring for transmitting signals,
Each of the internal terminal P 1 and the external terminal P 2 of the mother chip 4 is formed. Similar to the wiring 4C, the wiring 4G is formed of an aluminum (Al-Si) film deposited by sputtering and has a film thickness of about 2.4 to 2.6 [μm]. The wiring 4G is patterned by isotropic wet etching.
次に、配線4G上を含む基板全面にパッシベーション膜
4Hを形成する。パッシベーション膜4Hは、例えばプラズ
マCVDで堆積させた窒化珪素膜で形成し、0.4〜0.6［μ
ｍ］程度の膜厚で形成する。Next, a passivation film is formed on the entire surface of the substrate including the wiring 4G.
Form 4H. The passivation film 4H is formed of, for example, a silicon nitride film deposited by plasma CVD, and has a thickness of 0.4 to 0.6 [μ
m].
次に、配線4G上及びパッシベーション膜4H上を含む基
板全面にパッシベーション膜4Iを形成する。パッシベー
ション膜4Iは、例えばスパッタで堆積させた酸化珪素膜
で形成し、3.4〜3.6［μｍ］程度の膜厚で形成する。こ
の後、第９図に示すように、配線4Gの内部端子P1形成領
域上のパッシベーション膜4Iを除去し、開口部4Jを形成
する。開口部4Jは、パッシベーション膜4Iに等方性のウ
エットエッチングを施して形成する。次に、パッシベー
ション膜4Hをドライエッチングにより開口する。Next, the passivation film 4I is formed on the entire surface of the substrate including the wiring 4G and the passivation film 4H. The passivation film 4I is formed of, for example, a silicon oxide film deposited by sputtering and has a film thickness of about 3.4 to 3.6 [μm]. Thereafter, as shown in FIG. 9, the passivation film 4I on the internal terminal P 1 forming region of the wiring 4G is removed to form an opening 4J. The opening 4J is formed by subjecting the passivation film 4I to isotropic wet etching. Next, the passivation film 4H is opened by dry etching.
次に、第10図に示すように、開口部4Jの内部におい
て、配線4Gの内部端子P1形成領域上にバリアメタル層4K
を形成する。バリアメタル層4Kは、Cr、Cu、Auを順次積
層して形成する。Crは、蒸着又はスパッタで形成し、12
00〜1500［Å］程度の膜厚で形成する。Cuは、蒸着又は
スパッタで形成し、5000〜7000［Å］程度の膜厚で形成
する。Auは、蒸着又はスパッタで形成し、700〜1100
［Å］程度の膜厚で形成する。バリアメタル層4Kは、例
えば等方性のウエットエッチングと異方性のドライエッ
チングとを組合せてパターンニングする。Next, as shown in FIG. 10, inside the opening 4J, the barrier metal layer 4K is formed on the internal terminal P 1 forming region of the wiring 4G.
To form The barrier metal layer 4K is formed by sequentially stacking Cr, Cu, and Au. Cr is formed by vapor deposition or sputtering, and 12
It is formed with a thickness of about 00 to 1500 [Å]. Cu is formed by vapor deposition or sputtering and has a film thickness of about 5000 to 7,000 [Å]. Au is formed by vapor deposition or sputtering, and 700 to 1100
It is formed with a film thickness of about [Å]. The barrier metal layer 4K is patterned, for example, by combining isotropic wet etching and anisotropic dry etching.
次に、第11図に示すように、配線4Gの外部端子P2形成
領域上のパッシベーション膜4Iを除去し、開口部4Lを形
成する。開口部4Lは開口部4Jと実質的に同一構造で構成
する。つまり、開口部4Lはパッシベーショ膜4Iに等方性
のウエットエッチングを施して形成する。Next, as shown in FIG. 11, the passivation film 4I on the external terminal P 2 formation region of the wiring 4G is removed to form the opening 4L. The opening 4L has substantially the same structure as the opening 4J. That is, the opening 4L is formed by subjecting the passivation film 4I to isotropic wet etching.
次に、図示しないが、珪素基板4Aの裏面にバックグラ
インド処理を施し、この処理を施された面にバリアメタ
ル層を形成する。このバリアメタル層は、前期バリアメ
タル層4Kと実質的に同一構造で構成する。この後、珪素
基板4Aの裏面のバリアメタル層の表面上にAuを蒸着す
る。このAu層は、マザーチップ４をベース基板５に固着
する際の接着金属層９の一部となる。Next, although not shown, a back grinding process is performed on the back surface of the silicon substrate 4A, and a barrier metal layer is formed on the processed surface. This barrier metal layer has substantially the same structure as the barrier metal layer 4K in the previous term. Then, Au is vapor-deposited on the surface of the barrier metal layer on the back surface of the silicon substrate 4A. This Au layer becomes a part of the adhesive metal layer 9 when the mother chip 4 is fixed to the base substrate 5.
次に、突起電極８を形成するリフトオフを行う。すな
わち、まず、第12図に示すように、マザーチップ４の突
起電極（導体膜）８を形成しない領域のパッシベーショ
ン膜4I上に第１レジスト膜18を形成する。第１レジスト
膜18は第16図（突起電極及びダミー突起電極の形成領域
を示すマザーチップの平面図）に示す領域に形成され
る。すなわち、半導体チップ（ロジックLSI）２が搭載
される領域においては、論理回路部Logicの領域及び周
辺回路の領域に突起電極８が形成されるのでその領域は
除き、両者間の領域のパッシベーション膜4I上に第１レ
ジスト膜18が形成される。半導体チップ（メモリLSI）
３が搭載される領域においては、周辺回路の領域に突起
電極８が形成されるのでその領域は除き、メモリセルア
レイMARYの領域のパッシベーション膜4I上に第１レジス
ト膜18が形成される。半導体チップ２及び３が搭載され
ない領域においては、突起電極８が形成されないので、
全領域のパッシベーション膜4I上に第１レジスト膜18が
形成される。Next, lift-off for forming the bump electrode 8 is performed. That is, first, as shown in FIG. 12, a first resist film 18 is formed on the passivation film 4I in a region of the mother chip 4 where the protruding electrode (conductor film) 8 is not formed. The first resist film 18 is formed in the region shown in FIG. 16 (a plan view of the mother chip showing the formation regions of the protruding electrodes and the dummy protruding electrodes). That is, in the area where the semiconductor chip (logic LSI) 2 is mounted, the protruding electrodes 8 are formed in the area of the logic circuit portion Logic and the area of the peripheral circuit, and therefore the passivation film 4I in the area between them is excluded. A first resist film 18 is formed on top. Semiconductor chip (memory LSI)
In the region where 3 is mounted, since the protruding electrode 8 is formed in the region of the peripheral circuit, the first resist film 18 is formed on the passivation film 4I in the region of the memory cell array MARY except that region. Since the protruding electrode 8 is not formed in the region where the semiconductor chips 2 and 3 are not mounted,
The first resist film 18 is formed on the passivation film 4I in the entire region.
第１レジスト膜18は、感光性レジスト膜例えばポリメ
タクリル酸メチル（モノマ系）で形成され、1.0〜6.0
［μｍ］程度の膜厚で形成する。第１レジスト膜18は、
基板全面に塗布した後、約120［℃］程度の温度でベー
クし、所定部分を感光後、現像を施すことによって、突
起電極８を形成しない領域のみ残存させる。The first resist film 18 is formed of a photosensitive resist film, for example, polymethylmethacrylate (monomer type), and has a thickness of 1.0 to 6.0.
It is formed with a thickness of about [μm]. The first resist film 18 is
After being coated on the entire surface of the substrate, it is baked at a temperature of about 120 [° C.], and a predetermined portion is exposed and then developed to leave only the region where the protruding electrode 8 is not formed.
次に、第13図に示すように、突起電極８を形成する領
域であるパッシベーション膜4I上及び突起電極８を形成
しない領域である第１レジスト膜18上を含む基板全面に
第２レジスト膜19を形成する。第２レジスト膜19は下地
レジスト膜19Aの表面上にフィルムレジスト膜19Bを積層
した２層構造で形成されている。Next, as shown in FIG. 13, the second resist film 19 is formed on the entire surface of the substrate including the passivation film 4I where the bump electrode 8 is formed and the first resist film 18 where the bump electrode 8 is not formed. To form. The second resist film 19 has a two-layer structure in which a film resist film 19B is laminated on the surface of the base resist film 19A.
下地レジスト膜19Aは、配線4C及び配線4Gによる段差
形状、接続孔4F及び開口部4Jによる段差形状及び第１レ
ジスト膜18の端部の段差形状が生じた場合でも、フィル
ムレジスト膜19Bを下地に密着させるように形成されて
いる。つまり、下地レジスト膜19Aは、フィルムレジス
ト膜19Bが下地から剥離することを防止するように構成
されている。下地レジスト膜19Aは、第１レジスト膜18
と同一材料の感光性レジスト膜例えばポリメタクリル酸
メチルで形成され、3.4〜3.6［μｍ］程度の膜厚で形成
する。下地レジスト膜19Aは、基板全面に塗布した後、
約120［℃］程度の温度でベークすることによって形成
することができる。The base resist film 19A is formed on the film resist film 19B as a base even when the step shape due to the wiring 4C and the wiring 4G, the step shape due to the connection hole 4F and the opening 4J, and the step shape at the end of the first resist film 18 occur. It is formed in close contact. That is, the base resist film 19A is configured to prevent the film resist film 19B from peeling off from the base. The base resist film 19A is the first resist film 18
The photosensitive resist film is made of the same material as, for example, polymethylmethacrylate, and is formed to have a film thickness of about 3.4 to 3.6 [μm]. The base resist film 19A is applied to the entire surface of the substrate,
It can be formed by baking at a temperature of about 120 [° C.].
フィルムレジスト膜19Bは、突起電極８に必要な高さ
を得るために厚い膜厚で形成されている。フィルムレジ
スト膜19Bは、第１レジスト膜18、下地レジスト膜19Aの
夫々と同一材料の感光性レジスト膜例えばポリメタクリ
ル酸メチルで形成され、30〜40［μｍ］程度の膜厚で形
成する。図示していないが、フィルムレジスト膜19Bの
表面上には、フィルムレジスト膜19Bの感光後、現像す
る前まで保護膜としてのカバーフィルム（約20［μｍ］
程度の膜厚）が設けられている。フィルムレジスト膜19
Bは、下地レジスト膜19Aの表面上に熱圧着ラミネートす
ることによって形成されている。The film resist film 19B is formed with a large film thickness in order to obtain the height required for the protruding electrode 8. The film resist film 19B is formed of a photosensitive resist film, such as polymethylmethacrylate, of the same material as the first resist film 18 and the underlying resist film 19A, and has a film thickness of about 30 to 40 [μm]. Although not shown, a cover film (about 20 [μm]) as a protective film is formed on the surface of the film resist film 19B after the film resist film 19B is exposed and before development.
Film thickness). Film resist film 19
B is formed by thermocompression laminating on the surface of the base resist film 19A.
次に、第14図に示すように、第２レジスト膜19の突起
電極８を形成する部分（内部端子P1上）に第１開口部20
Aを形成すると共に、第２レジスト膜19の突起電極８を
形成しない領域（第１レジスト膜18上）にダミー突起電
極8Aを形成するための第２開口部20Bを形成する。第１
開口部20A、第２開口部20Bの夫々は、第２レジスト膜19
を感光後、現像することによって形成することができ
る。第１開口部20Aは、例えば200〜300［μｍ］程度の
間隔毎に形成する。突起電極８を形成することの第１開
口部20Aは、多端子化を図るために高密度で形成され
る。一方、第２開口部20Bは、第１開口部20Aと同等かそ
れよりも大きな間隔毎に形成する。第２開口部20Bは、
第１開口部20Aに比べて高密度に形成する必要がなく、
製造上の歩留りを向上するためには若干大きな間隔で形
成した方が好ましい。ただし、第１レジスト膜18、第２
レジスト膜19の夫々が確実に剥離し剥離不良が生じない
ようにするためには、１［mm2］程度の範囲内に少なく
とも１つの第１開口部20A又は第２開口部20Bを設ける。Next, as shown in FIG. 14, the first opening 20 is formed in the portion of the second resist film 19 where the protruding electrode 8 is formed (on the internal terminal P 1 ).
While forming A, the second opening 20B for forming the dummy protruding electrode 8A is formed in the region of the second resist film 19 where the protruding electrode 8 is not formed (on the first resist film 18). First
Each of the openings 20A and the second openings 20B has a second resist film 19
Can be formed by developing after exposing. The first openings 20A are formed at intervals of, for example, about 200 to 300 [μm]. The first openings 20A for forming the protruding electrodes 8 are formed with a high density in order to increase the number of terminals. On the other hand, the second openings 20B are formed at intervals equal to or larger than the first openings 20A. The second opening 20B is
It is not necessary to form it at a higher density than the first opening 20A,
In order to improve the manufacturing yield, it is preferable to form them at slightly larger intervals. However, the first resist film 18, the second
In order to surely separate the resist films 19 and prevent peeling failure, at least one first opening 20A or second opening 20B is provided within a range of about 1 [mm 2 ].
次に、第15図に示すように、第２レジスト膜19上の基
板全面に金属膜（導体膜）8Bを形成する。金属膜8Bは蒸
着で堆積させた半田を使用する。半田は、例えば95［重
量％］のPbと５［重量％］のSnとで形成する。金属膜8B
は例えば15〜100［μｍ］程度の膜厚で形成する（この
膜厚は突起電極８の高さに相当する）。この金属膜8Bを
基板全面に形成することによって、第２レジスト膜19の
第１開口部20A内において、内部端子P1である配線4G上
のバリアメタル層4Kの表面上に突起電極８を形成するこ
とができる。この突起電極８は、前記第16図に○印（一
部省略して・印で示す）で示すように形成される。ま
た、第２レジスト膜19の第２開口部20B内において（突
起電極８を形成しない領域）、第１レジスト膜18上にダ
ミー突起電極8Aを形成することができる。ダミー突起電
極8Aは、第16図に●印（一部省略して・印で示す）で示
すように形成される。Next, as shown in FIG. 15, a metal film (conductor film) 8B is formed on the entire surface of the substrate on the second resist film 19. The metal film 8B uses solder deposited by vapor deposition. The solder is formed of, for example, 95 [wt%] Pb and 5 [wt%] Sn. Metal film 8B
Is formed with a film thickness of, for example, about 15 to 100 [μm] (this film thickness corresponds to the height of the protruding electrode 8). By forming this metal film 8B on the entire surface of the substrate, the protruding electrode 8 is formed on the surface of the barrier metal layer 4K on the wiring 4G which is the internal terminal P 1 in the first opening 20A of the second resist film 19. can do. The bump electrode 8 is formed as shown by the mark (circle) in FIG. 16 (partially omitted). Further, the dummy protruding electrode 8A can be formed on the first resist film 18 in the second opening 20B of the second resist film 19 (region where the protruding electrode 8 is not formed). The dummy bump electrode 8A is formed as shown by a ● mark (partially omitted and indicated by a mark) in FIG.
次に、第２レジスト膜19、第１レジスト膜18の夫々を
除去する。この除去は剥離液例えば塩化メチレンで行
う。必要に応じて、除去の際に超音波処理を施してもよ
い。第２レジスト膜19の下地レジスト膜19A、フィルム
レジスト膜19B、第１レジスト膜18の夫々は、同一の感
光性レジスト膜で形成されているので、一度の剥離工程
で剥離除去することができる。突起電極８を形成する領
域においては第１開口部20Aが密に形成されているの
で、前記第15図に矢印Ａで示すように、剥離液は充分に
第２レジスト膜19に浸入させることができる。また、突
起電極８を形成しない領域においてはダミー突起電極8A
を形成する第２開口部20Bが第１開口部20Aと同等に又は
それに近い密に形成されているので、前記第15図に矢印
Ａで示すように、剥離液は充分に第２レジスト膜19及び
第１レジスト膜18に浸入させることができる。Next, each of the second resist film 19 and the first resist film 18 is removed. This removal is performed with a stripping solution such as methylene chloride. If necessary, ultrasonic treatment may be applied during the removal. Since the base resist film 19A, the film resist film 19B, and the first resist film 18 of the second resist film 19 are formed of the same photosensitive resist film, they can be peeled and removed in one peeling step. Since the first openings 20A are densely formed in the region where the bump electrodes 8 are formed, the stripping solution can be sufficiently penetrated into the second resist film 19 as shown by the arrow A in FIG. it can. In the area where the protruding electrode 8 is not formed, the dummy protruding electrode 8A
Since the second openings 20B forming the same are densely formed in the same manner as or close to the first openings 20A, as shown by the arrow A in FIG. And the first resist film 18 can be infiltrated.
この第２レジスト膜19、第１レジスト膜18の夫々を除
去することによって、内部端子P1である配線4G上にバリ
アメタル層4Kを介在させて形成された突起電極８を残存
させた状態において、第１レジスト膜18上のダミー突起
電極8A及び第２レジスト膜19上の金属膜8Bを除去するこ
とができる。By removing the second resist film 19 and the first resist film 18, respectively, the protruding electrode 8 formed with the barrier metal layer 4K interposed on the wiring 4G which is the internal terminal P 1 is left. The dummy bump electrode 8A on the first resist film 18 and the metal film 8B on the second resist film 19 can be removed.
前記突起電極８の形成跡、突起電極８にリフローを施
した状態のマザーチップ４の完成図は前記第５図に示
す。リフローは340〜350［℃］程度の温度で行う。FIG. 5 shows a completed drawing of the mother chip 4 in a state where the protruding electrodes 8 are formed and the protruding electrodes 8 are reflowed. Reflow is performed at a temperature of about 340 to 350 [° C].
このように、マザーチップ４の表面上に突起電極（導
体膜）８をリフトオフ技術で形成する半導体装置１の製
造方法であって、前記マザーチップ４の表面上の突起電
極８を形成しない領域に第１レジスト膜18を形成し、こ
の第１レジスト膜18上及び突起電極８の形成領域上を含
むマザーチップ４の全面に第２レジスト膜19を形成し、
この第２レジスト膜19の突起電極８の形成領域に突起電
極８を形成する第１開口部20Aを形成すると共に、第２
レジスト膜19の突起電極８を形成しない領域にダミー突
起電極（ダミー導体膜）8Aを形成する第２開口部20Bを
形成し、前記第１開口部20A内のマザーチップ４の表面
上、前記第２開口部20B内の第１レジスト膜18上及び第
２レジスト膜19上を含むマザーチップ４の全面に金属膜
8Bを堆積し、前記第２レジスト膜19、第１レジスト膜18
の夫々を除去し、第１開口部20A内の突起電極８を残存
させると共に、前記第２レジスト膜19上の金属膜8B及び
第１レジスト膜18上のダミー突起電極8Aを除去すること
により、前記第２レジスト膜19の突起電極８を形成しな
い領域にダミー突起電極8Aを形成する第２開口部20Bを
形成し、この第２開口部20Bを通して第２レジスト膜19
に剥離液を積極的に浸入させたので、第２レジスト膜19
の突起電極８を形成しない領域の剥離性を向上すること
ができる。As described above, in the method for manufacturing the semiconductor device 1 in which the protruding electrode (conductor film) 8 is formed on the surface of the mother chip 4 by the lift-off technique, in the region where the protruding electrode 8 is not formed on the surface of the mother chip 4. A first resist film 18 is formed, and a second resist film 19 is formed on the entire surface of the mother chip 4 including the first resist film 18 and the formation region of the protruding electrode 8.
The first opening 20A for forming the protruding electrode 8 is formed in the region of the second resist film 19 where the protruding electrode 8 is formed, and the second opening 20A is formed.
A second opening 20B for forming a dummy protruding electrode (dummy conductor film) 8A is formed in a region of the resist film 19 where the protruding electrode 8 is not formed, and the second opening 20B is formed on the surface of the mother chip 4 in the first opening 20A. A metal film is formed on the entire surface of the mother chip 4 including the first resist film 18 and the second resist film 19 in the second opening 20B.
8B is deposited, and the second resist film 19 and the first resist film 18 are deposited.
By removing each of them, the protruding electrode 8 in the first opening 20A is left, and the metal film 8B on the second resist film 19 and the dummy protruding electrode 8A on the first resist film 18 are removed. A second opening 20B for forming a dummy protruding electrode 8A is formed in a region of the second resist film 19 where the protruding electrode 8 is not formed, and the second resist film 19 is formed through the second opening 20B.
Since the stripper was positively infiltrated into the second resist film 19
It is possible to improve the releasability of the region where the protruding electrode 8 is not formed.
また、前記手段に加えて、前記第１レジスト膜18、第
２レジスト膜19の夫々を第一材料で形成し、前記金属膜
8Bの堆積跡に第１レジスト膜18、第２レジスト膜19の夫
々を同一工程で剥離除去することにより、前記作用効果
に加えて、前記第２レジスト膜19を除去する工程で第１
レジスト膜18を除去することができるので、第１レジス
ト膜18を剥離する剥離工程に相当する分、半導体装置１
の製造工程を低減することができる。In addition to the above-mentioned means, each of the first resist film 18 and the second resist film 19 is formed of a first material, and the metal film is formed.
By removing the first resist film 18 and the second resist film 19 from the deposited trace of 8B in the same step, the first resist film 18 and the second resist film 19 are removed in the same step.
Since the resist film 18 can be removed, the semiconductor device 1 corresponding to the peeling step of peeling the first resist film 18 can be performed.
The manufacturing process of can be reduced.
また、流動性に優れた下地レジスト膜19A上にフィル
ムレジスト膜19Bを形成した２層構造で前記第２レジス
ト膜19を形成することにより、第１レジスト膜18の形成
に基づく段差形状等を緩和し、下地とフィルムレジスト
膜19Bとの密着性を向上することができるので、金属膜8
Bの蒸着前、蒸着後、或は第２レジスト膜19及び第１レ
ジスト膜18の剥離工程前にフィルムレジスト膜19Bが剥
離する剥離不良を防止し、製造上の歩留りを向上するこ
とができる。Further, by forming the second resist film 19 in a two-layer structure in which the film resist film 19B is formed on the base resist film 19A having excellent fluidity, the step shape and the like due to the formation of the first resist film 18 are alleviated. Since the adhesion between the base and the film resist film 19B can be improved, the metal film 8
Before the deposition of B, after the deposition, or before the step of stripping the second resist film 19 and the first resist film 18, the stripping defect of the film resist film 19B can be prevented, and the manufacturing yield can be improved.
次に、半導体装置１の組立工程について、第17図乃至
第20図（各組立工程毎に示す半導体装置の概略断面図）
を用いて簡単に説明する。Next, regarding the assembling process of the semiconductor device 1, FIG. 17 to FIG. 20 (schematic cross-sectional views of the semiconductor device showing each assembling process)
This will be briefly described with reference to FIG.
まず、第17図に示すように、半導体チップ２、３の夫
々を突起電極８を介在させてマザーチップ４に搭載（チ
ップマウント）する。突起電極８は前述のようにマザー
チップ４側に形成され、この突起電極８にリフローを施
すことによって半導体チップ２、３の夫々とマザーチッ
プ４とを接続し固着することができる。リフローは前述
のように340〜350［℃］程度の温度で行う。First, as shown in FIG. 17, each of the semiconductor chips 2 and 3 is mounted (chip mount) on the mother chip 4 with the protruding electrode 8 interposed therebetween. The protruding electrode 8 is formed on the mother chip 4 side as described above, and by reflowing the protruding electrode 8, each of the semiconductor chips 2 and 3 can be connected and fixed to the mother chip 4. The reflow is performed at a temperature of about 340 to 350 [° C] as described above.
次に、前記マザーチップ４をベース基板５に搭載す
る。ベース基板５とマザーチップ４とは接着金属層９に
よって固着される。接着金属層９は前述のようにAu−Sn
合金を使用する。Next, the mother chip 4 is mounted on the base substrate 5. The base substrate 5 and the mother chip 4 are fixed by the adhesive metal layer 9. The adhesive metal layer 9 is made of Au-Sn as described above.
Use alloy.
次に、第18図に示すように、ベース基板５の周辺部に
枠体７を取り付ける。この枠体７の取り付けの際には、
ベース基板５と枠体７との間にリード10を同時に取り付
ける。ベース基板５への枠体７及びリード10の取り付け
は、低融点ガラス11で行う。Next, as shown in FIG. 18, the frame 7 is attached to the peripheral portion of the base substrate 5. When installing this frame 7,
The leads 10 are simultaneously attached between the base substrate 5 and the frame body 7. The frame 7 and the leads 10 are attached to the base substrate 5 with the low melting point glass 11.
次に、マザーチップ４の外部端子P2とリード10のイン
ナーリード部とをボンディングワイヤ12で接続する。ボ
ンディングは超音波ボンディング法で行う。Next, the external terminal P 2 of the mother chip 4 and the inner lead portion of the lead 10 are connected by the bonding wire 12. Bonding is performed by ultrasonic bonding.
次に、第19図に示すように、枠体７で規定された領域
内のマザーチップ４、半導体チップ２、３、ボンディン
グワイヤ12を封止材14で気密封止する。封止材14はシリ
コーンゲルを使用する。シリコーンゲルは、ポッティン
グ法で塗布した後、ベークによって硬化させる。Next, as shown in FIG. 19, the mother chip 4, the semiconductor chips 2 and 3, and the bonding wire 12 in the region defined by the frame 7 are hermetically sealed with a sealing material 14. Silicone gel is used as the sealing material 14. The silicone gel is applied by the potting method and then cured by baking.
次に、枠体７に接着剤13を介在させて封止用キャップ
６を取り付ける。この封止用キャップ６を取り付ける際
には、ベース基板５、枠体７及び封止用キャップ６で形
成されるキャビティ内を真空に保持した状態において行
う。Next, the sealing cap 6 is attached to the frame body 7 with the adhesive 13 interposed. When the sealing cap 6 is attached, the cavity formed by the base substrate 5, the frame 7 and the sealing cap 6 is held in a vacuum.
次に、リード10のアウターリード部の表面に半田層を
形成する。この半田層は半田槽にディプすることによっ
て行う。Next, a solder layer is formed on the surface of the outer lead portion of the lead 10. This solder layer is formed by dipping in a solder bath.
次に、第20図に示すように、リード10のアウターリー
ド部をリードフレームの枠体から切断すると共に、所定
の形状に成型する。Next, as shown in FIG. 20, the outer lead portion of the lead 10 is cut from the frame body of the lead frame and molded into a predetermined shape.
次に、ベース基板５の裏面に接着剤15を介在させて放
熱フィン16を取り付ける。この放熱フィン16を取り付け
ることによって、半導体装置１は完成する。Next, the radiation fin 16 is attached to the back surface of the base substrate 5 with the adhesive 15 interposed. The semiconductor device 1 is completed by attaching the heat radiation fins 16.
次に、半導体装置１は前記第１図に示すように配線基
板17に搭載される。Next, the semiconductor device 1 is mounted on the wiring board 17 as shown in FIG.
なお、前記実施例Ｉは、半導体装置１のマザーチップ
４の内部端子P1側に突起電極８を形成した例について説
明したが、本発明は、半導体チップ２、３の夫々の外部
端子BP側に突起電極８を形成してもよい。In addition, in the above-described Example I, the example in which the protruding electrode 8 is formed on the internal terminal P 1 side of the mother chip 4 of the semiconductor device 1 has been described, but the present invention is directed to the external terminal BP side of each of the semiconductor chips 2 and 3. The protruding electrode 8 may be formed on the substrate.
（実施例II） 本実施例IIは、バイポーラトランジスタ及び相補型MI
SFET（CMOS）を有する混在型半導体チップ（Bi−CMOS）
であって、記憶機能を有する半導体チップに本発明を適
用した、本発明の第２実施例である。(Example II) This example II is a bipolar transistor and a complementary MI.
Mixed semiconductor chip (Bi-CMOS) with SFET (CMOS)
It is a second embodiment of the present invention in which the present invention is applied to a semiconductor chip having a memory function.
本発明の実施例IIである半導体装置の半導体チップの
構成を第21図（半導体チップのレイアウト図）で示す。The configuration of a semiconductor chip of a semiconductor device that is Embodiment II of the present invention is shown in FIG. 21 (layout diagram of semiconductor chip).
第21図に示すように、混在型半導体チップ21は、中央
部分に論理回路部Logic、上側下側に夫々記憶回路部RAM
が配置されている。半導体チップ21の左右周辺部の夫々
には、入力回路Din、出力回路Dout及び電源回路VCが配
置されている。As shown in FIG. 21, the mixed semiconductor chip 21 includes a logic circuit unit Logic in the central portion and a storage circuit unit RAM in the upper and lower portions, respectively.
Is arranged. An input circuit Din, an output circuit Dout, and a power supply circuit VC are arranged on each of the left and right peripheral portions of the semiconductor chip 21.
前記半導体チップ21の論理回路部Logicは相補型MISFE
Tを主体とした半導体素子で構成されている。記憶回路
部RAMは、SRAMで構成されており、MISFETを主体とした
半導体素子で構成されている。周辺回路はバイポーラト
ランジスタを主体とする半導体素子で構成されている。
また、周辺回路は、特に駆動力を必要とする出力回路Do
utをバイポーラトランジスタで構成し、入力回路Dinは
相補型MISFETで構成してもよい。The logic circuit unit Logic of the semiconductor chip 21 is a complementary MISFE
It is composed of a semiconductor element mainly composed of T. The storage circuit RAM is composed of SRAM, and is composed of a semiconductor element mainly composed of MISFET. The peripheral circuit is composed of semiconductor elements mainly composed of bipolar transistors.
In addition, the peripheral circuit is the output circuit Do which requires a driving force.
ut may be formed of a bipolar transistor, and the input circuit Din may be formed of a complementary MISFET.
前記半導体チップ21を構成する各半導体素子の具体的
な構造を第22図（要部断面図）で示す。第22図の左側に
はバイポーラトランジスタ、中央部にはｐチャネルMISF
ET、右側にはｎチャネルMISFETを夫々示す。The specific structure of each semiconductor element forming the semiconductor chip 21 is shown in FIG. 22 (main part sectional view). The left side of FIG. 22 is a bipolar transistor, and the central part is a p-channel MISF.
ET, n-channel MISFETs are shown on the right side.
第22図に示すように、半導体チップ21は単結晶珪素か
らなるp-型半導体基板21Aの主面上にn-型エピタキシャ
ル層21Bを成長させて構成されている。As shown in FIG. 22, the semiconductor chip 21 is formed by growing an n − type epitaxial layer 21B on the main surface of a p − type semiconductor substrate 21A made of single crystal silicon.
バイポーラトランジスタTrは、半導体基板21A、埋込
型のp+型半導体領域21D、p+型半導体領域21G及び素子分
離絶縁膜21Hからなる分離領域によって他の領域と電気
的に分離されている。半導体領域21Dは半導体基板21Aと
エピタキシャル層21Bとの間に形成されている。バイポ
ーラトランジスタTrは、ｎ型コレクタ領域、ｐ型ベース
領域Ｂ及びｎ型エミッタ領域Ｅからなるnpn型で構成さ
れている。The bipolar transistor Tr is electrically isolated from other regions by the isolation region including the semiconductor substrate 21A, the buried p + type semiconductor region 21D, the p + type semiconductor region 21G and the element isolation insulating film 21H. The semiconductor region 21D is formed between the semiconductor substrate 21A and the epitaxial layer 21B. The bipolar transistor Tr is of npn type composed of an n-type collector region, a p-type base region B and an n-type emitter region E.
コレクタ領域Ｃは、埋込型のn+型半導体領域21C、n-
型ウエル領域21E、電位引上用n+型半導体領域21Iで構成
されている。コレクタ領域Ｃの半導体領域21Iには層間
絶縁膜21P及び21Sに形成された接続孔21Tを通して第１
層目の配線21Uが接続されている。配線21Uは、アルミニ
ウム膜か、Cu又は及びSiが添加されたアルミニウム膜で
形成されている。The collector region C is a buried n + type semiconductor region 21C, n −.
The well region 21E and the n + type semiconductor region 21I for pulling up the potential. In the semiconductor region 21I of the collector region C, the first through the connection hole 21T formed in the interlayer insulating films 21P and 21S.
The wiring 21U of the layer is connected. The wiring 21U is formed of an aluminum film or an aluminum film to which Cu and / or Si is added.
ベース領域Ｂは、ウエル領域21Eの主面部に設けられ
たｐ型半導体領域21Jで構成されている。ベース領域Ｂ
である半導体領域21Jには配線21Uが接続されている。The base region B is composed of the p-type semiconductor region 21J provided on the main surface of the well region 21E. Base region B
The wiring 21U is connected to the semiconductor region 21J which is.
エミッタ領域Ｅは、前記ベース領域Ｂを構成する半導
体領域21Jの主面部に設けられたn+型半導体領域21Kで構
成されている。エミッタ領域Ｅである半導体領域21Kに
はエミッタ電極21Mが接続されている。エミッタ電極21M
はｎ型不純物が導入された第１層目の多結晶珪素膜で形
成されている。半導体領域21Kはエミッタ電極21Mに導入
されたｎ型不純物が半導体領域21Jに拡散されることに
よって形成されている。エミッタ電極21Mには配線21Uが
接続されている。The emitter region E is composed of an n + type semiconductor region 21K provided on the main surface portion of the semiconductor region 21J forming the base region B. An emitter electrode 21M is connected to the semiconductor region 21K which is the emitter region E. Emitter electrode 21M
Is formed of a first-layer polycrystalline silicon film having an n-type impurity introduced therein. The semiconductor region 21K is formed by diffusing the n-type impurities introduced into the emitter electrode 21M into the semiconductor region 21J. A wiring 21U is connected to the emitter electrode 21M.
相補型MISFETのｐチャネルMISFETQpは、素子分離絶縁
膜21Hで囲まれた領域内において、ウエル領域21Eの主面
に構成されている。MISFETQpは、ウエル領域21E、ゲー
ト絶縁膜21L、ゲート電極21M、ソース領域及びドレイン
領域である一対のp+型半導体領域21Oで構成されてい
る。The p-channel MISFET Qp of the complementary MISFET is formed on the main surface of the well region 21E in the region surrounded by the element isolation insulating film 21H. The MISFET Qp is composed of a well region 21E, a gate insulating film 21L, a gate electrode 21M, and a pair of p + type semiconductor regions 21O which are a source region and a drain region.
ゲート絶縁膜21Lはウエル領域21Eの主面を酸化して形
成した酸化珪素膜で形成されている。The gate insulating film 21L is formed of a silicon oxide film formed by oxidizing the main surface of the well region 21E.
ゲート電極21Mはｎ型不純物が導入された多結晶珪素
膜で形成されている。The gate electrode 21M is formed of a polycrystalline silicon film introduced with an n-type impurity.
半導体領域21Oはｐ型不純物（例えばＢ）をイオン内
込みで導入することによって形成されている。半導体領
域21Oのチャネル形成領域側は低不純物濃度で構成され
ているので、MISFETQpはLDD（Ｌightly Ｄoped Ｄrai
n）構造で構成されている。半導体領域21Oには配線21U
が接続されている。The semiconductor region 21O is formed by introducing a p-type impurity (for example, B) into the ions. Since the channel formation region of the semiconductor region 21O is composed of a low impurity concentration, MISFET Qp is LDD (L ightly D oped D rai
n) Structured. Wiring 21U in the semiconductor area 21O
Is connected.
相補型MISFETのｎチャネルMISFETQnは、素子分離絶縁
膜21Hで囲まれた領域内において、p-型ウエル領域21Fの
主面に構成されている。MISFETQnは、ウエル領域21F、
ゲート絶縁膜21L、ゲート電極21M、ソース領域及びドレ
イン領域である一対のn+型半導体領域21Nで構成されて
いる。MISFETQnはMISFETQpと同様にLDD構造で構成され
ている。The n-channel MISFET Qn of the complementary MISFET is formed on the main surface of the p − type well region 21F in the region surrounded by the element isolation insulating film 21H. MISFETQn is a well region 21F,
It is composed of a gate insulating film 21L, a gate electrode 21M, and a pair of n + type semiconductor regions 21N which are a source region and a drain region. MISFETQn has an LDD structure like MISFETQp.
MISFETQnの一方の半導体領域21Nには配線21Uが接続さ
れている。他方の半導体領域21Nには、層間絶縁膜21Pに
形成された接続孔21Qを通して、配線21R1、高抵抗負荷
素子21R2、配線21R3の夫々が順次接続されている。配線
21R1、配線21R3の夫々は第２層目の多結晶珪素膜にｎ型
不純物を導入して形成されている。記憶回路部RAMにお
いて、配線21R3はメモリセルに電源電圧（例えば回路の
動作電圧５［Ｖ］）VCCを供給する電源配線として使用
される。高抵抗負荷素子21R2は多結晶珪素膜に不純物導
入しないか、又は若干ｎ型或はｐ型不純物を導入して形
成されている。A wiring 21U is connected to one semiconductor region 21N of MISFETQn. The wiring 21R 1 , the high resistance load element 21R 2 , and the wiring 21R 3 are sequentially connected to the other semiconductor region 21N through a connection hole 21Q formed in the interlayer insulating film 21P. wiring
Each of 21R 1 and wiring 21R 3 is formed by introducing an n-type impurity into the second-layer polycrystalline silicon film. In the memory circuit unit RAM, the wiring 21R 3 is used as a power supply wiring for supplying a power supply voltage (for example, a circuit operating voltage 5 [V]) V CC to the memory cell. The high resistance load element 21R 2 is formed by not introducing impurities into the polycrystalline silicon film or by slightly introducing n-type or p-type impurities.
配線21U上には層間絶縁膜21Vを介在させて第２層目の
配線21Xが設けられている。配線21Xは層間絶縁膜21Vに
形成された接続孔21Wを通して配線21Uと接続されてい
る。配線21X上には層間絶縁膜21Yを介在させて第３層目
の配線21AAが設けられている。配線21AAは層間絶縁膜21
Yに形成された接続孔21Zを通して配線21Xと接続されて
いる。前記第２層目の配線21X、第３層目の配線21AAの
夫々は、例えば第１層目の配線21Uと同一材料で形成す
る。このように、半導体チップ21は３層配線構造で構成
されている。A second-layer wiring 21X is provided on the wiring 21U with an interlayer insulating film 21V interposed. The wiring 21X is connected to the wiring 21U through a connection hole 21W formed in the interlayer insulating film 21V. A third-layer wiring 21AA is provided on the wiring 21X with an interlayer insulating film 21Y interposed therebetween. The wiring 21AA is the interlayer insulating film 21.
It is connected to the wiring 21X through a connection hole 21Z formed in Y. Each of the second-layer wiring 21X and the third-layer wiring 21AA is formed of, for example, the same material as the first-layer wiring 21U. Thus, the semiconductor chip 21 has a three-layer wiring structure.
前記第３層目の配線21AA上にはパッシベーション膜21
ABが設けられている。パッシベーション膜21ABは例えば
スパッタで堆積させた窒化珪素膜で形成されている。A passivation film 21 is formed on the wiring 21AA of the third layer.
AB is provided. The passivation film 21AB is formed of, for example, a silicon nitride film deposited by sputtering.
半導体チップ21の記憶回路部RAMの領域又は及び相補
型MISFETで構成された回路の領域（例えば論理回路部Lo
gic或は入力回路Din）において、パッシベーション膜21
AB上にはα線遮蔽膜22が設けられている。α線遮蔽膜22
は、第22図においては図示していないが、主に突起電極
８に微量に含有されている放射性元素（ＵやTh）を発生
源とするα線を遮蔽するように構成されている。α線遮
蔽膜22はポリイミド系樹脂膜例えばポリイミド・イソ・
インドロ・キナゾリン・ジオン膜で形成されている。α
線遮蔽膜22は例えば10〜30［μｍ］程度の膜厚で形成さ
れている。The area of the memory circuit RAM of the semiconductor chip 21 or the area of the circuit constituted by the complementary MISFET (for example, the logic circuit Lo
In the gic or input circuit Din), the passivation film 21
An α-ray shielding film 22 is provided on AB. α-ray shielding film 22
Although not shown in FIG. 22, it is configured so as to shield α-rays mainly generated from radioactive elements (U and Th) contained in the protruding electrode 8 in a trace amount. The α-ray shielding film 22 is a polyimide resin film such as polyimide / iso /
It is made of indolo-quinazoline-dione film. α
The line shielding film 22 is formed with a film thickness of, for example, about 10 to 30 [μm].
前記半導体チップ21の記憶回路部RAMは前述のようにS
RAMで構成されており、このSRAMLのメモリセルは第23図
（メモリセルの等価回路図）で示すように構成されてい
る。The memory circuit RAM of the semiconductor chip 21 is S
It is composed of RAM, and this SRAML memory cell is structured as shown in FIG. 23 (equivalent circuit diagram of the memory cell).
第23図に示すように、SRAMのメモリセルは、行方向に
延剤する相補性データ線DL,▲▼と列方向に延在す
るワード線WLとの交差部に配置されている。このメモリ
セルは高抵抗負荷型で構成されている。As shown in FIG. 23, the memory cell of the SRAM is arranged at the intersection of the complementary data line DL, ▲ ▼ extending in the row direction and the word line WL extending in the column direction. This memory cell is of a high resistance load type.
メモリセルは、情報蓄積部として使用されるフリップ
フロップ回路とその一対の入出力端子に一方の半導体領
域が接続された２個の転送用MISFETQtとで構成されてい
る。転送用MISFETQtの他方の半導体領域は相補性データ
線DLに接続されている。転送用MISFETQtのゲート電極は
ワード線WLに接続されている。この転送用MISFETQtは前
記第22図に示すｎチャネルMISFETQnで構成されている。The memory cell is composed of a flip-flop circuit used as an information storage unit and two transfer MISFETs Qt having one semiconductor region connected to a pair of input / output terminals thereof. The other semiconductor region of the transfer MISFET Qt is connected to the complementary data line DL. The gate electrode of the transfer MISFET Qt is connected to the word line WL. The transfer MISFET Qt is composed of the n-channel MISFET Qn shown in FIG.
前記フリップフロップ回路は２個の高抵抗負荷素子Ｒ
と２個の駆動用MISFETQdとで構成されている。高抵抗負
荷素子Ｒは前記第22図に示す高抵抗負荷素子21R2（多結
晶珪素膜）で形成されている。駆動用MISFETQdは前記第
22図に示すｎチャネルMISFETQnで形成されている。高抵
抗負荷素子Ｒの一端には電源電圧VCCが印加されている
（配線21R3が接続されている）。駆動用MISFETQdのソー
ス領域として使用される半導体領域21Nには基準電圧
（例えば回路の基準電位０［Ｖ］）VSSが印加されてい
る。The flip-flop circuit includes two high resistance load elements R
And two driving MISFETs Qd. The high resistance load element R is formed of the high resistance load element 21R 2 (polycrystalline silicon film) shown in FIG. The drive MISFET Qd is the above-mentioned
It is formed of n-channel MISFET Qn shown in FIG. The power supply voltage V CC is applied to one end of the high resistance load element R (the wiring 21R 3 is connected). A reference voltage (for example, reference potential 0 [V] of the circuit) V SS is applied to the semiconductor region 21N used as the source region of the driving MISFET Qd.
このように構成される混在型半導体チップ21は、第24
図（半導体チップの模写断面図）に示すように外部端子
BP上に突起電極８が設けられている。つまり、突起電極
８はバイポーラトランジスTrで構成される周辺回路上の
領域に配置される。突起電極８は半導体チップ21を搭載
する搭載基板側に形成するのではなく、本実施例IIは半
導体チップ21の外部端子BP側に形成される。The mixed semiconductor chip 21 configured in this way is
External terminal as shown in the figure (simulated cross section of semiconductor chip)
The protruding electrode 8 is provided on the BP. That is, the protruding electrode 8 is arranged in a region on the peripheral circuit composed of the bipolar transistor Tr. The protruding electrode 8 is not formed on the side of the mounting substrate on which the semiconductor chip 21 is mounted, but in this embodiment II is formed on the side of the external terminal BP of the semiconductor chip 21.
突起電極８を発生源とするα線は半導体基板21Aに入
射した際に少数キャリアを生成し、この少数キャリアが
SRAMのメモリセルの情報電荷蓄積部（ノード）の電位に
変位を与えソフトエラーを誘発するので、少なくとも記
憶回路部RAM上に突起電極８は設けない。また、前記少
数キャリアは、MISFETQn、MISFETQpの夫々のゲート絶縁
膜21Lやゲート絶縁膜21Lとウエル領域21E或は21Fとの界
面にトラップされ易く、しきい値電圧を変動させるの
で、相補型MISFETを主体とする回路上には突起電極８は
設けない。つまり、記憶回路部RAM上、相補型MISFETで
構成される論理回路部Logic上、周辺回路のうち相補型M
ISFETで構成される回路上には突起電極８を形成しな
い。この突起電極８を形成しない領域は、パッシベーシ
ョン膜21AB上に前記α線遮蔽膜22が設けられている。バ
イポーラトランジスタTrはMISFETQn、Qpの夫々に比べて
α線ソフトエラーに強いので、バイポーラトランジスタ
Trの領域上にα線遮蔽膜22は設けない。The α-rays generated from the protruding electrodes 8 generate minority carriers when entering the semiconductor substrate 21A.
Since the potential of the information charge storage portion (node) of the memory cell of the SRAM is displaced to induce the soft error, the protruding electrode 8 is not provided at least on the storage circuit RAM. Further, the minority carriers are apt to be trapped at the gate insulating film 21L of each of MISFETQn and MISFETQp or the interface between the gate insulating film 21L and the well region 21E or 21F and change the threshold voltage. The protruding electrode 8 is not provided on the main circuit. In other words, on the memory circuit section RAM, on the logic circuit section Logic composed of complementary MISFETs, the complementary M
The protruding electrode 8 is not formed on the circuit composed of ISFET. In the region where the protruding electrode 8 is not formed, the α-ray shielding film 22 is provided on the passivation film 21AB. The bipolar transistor Tr is more resistant to α-ray soft error than the MISFET Qn and Qp, respectively.
The α-ray shielding film 22 is not provided on the Tr region.
また、前記α線遮蔽膜22は突起電極８を形成する領域
以外に設けられている。α線遮蔽膜22は半導体チップ21
の半導体基板21Aと熱膨張係数が異なるので、α線遮蔽
膜22と突起電極８とが接触した場合には半導体チップ21
の動作にともなう熱応力で突起電極８が損傷又は破壊す
るために、α線遮蔽膜22と突起電極８とを接触させな
い。The α-ray shielding film 22 is provided in a region other than the region where the protruding electrode 8 is formed. The α-ray shielding film 22 is the semiconductor chip 21.
Since the thermal expansion coefficient of the semiconductor substrate 21A is different from that of the semiconductor substrate 21A of FIG.
Since the projection electrode 8 is damaged or destroyed by the thermal stress associated with the above operation, the α-ray shielding film 22 and the projection electrode 8 are not brought into contact with each other.
突起電極８は前記実施例Ｉと実質的に同様のリフトオ
フ法によって形成される。前記α線遮蔽膜22はパッシベ
ーション膜21AB上に設けられるので、リフトオフ法の第
１レジスト膜18は第24図に点線で示すようにα線遮蔽膜
22上に形成される。第１レジスト膜18は、突起電極８が
形成されない領域すなわち記憶回路部RAMの領域上、論
理回路部Logicの領域上、相補型MISFETで構成される周
辺回路の領域上の夫々に形成される。突起電極８が形成
される領域及び第１レジスト膜18上には第２レジスト膜
19（図示しない）が形成される。第２レジスト膜19の突
起電極８が形成される領域には第１開口部20Aが形成さ
れ、第２レジスト膜19の第１レジスト膜18上には第２開
口部20Bが形成される。第１開口部20A内には突起電極８
が形成されると共に、第２開口部20B内にはダミー突起
電極8Aが形成される。そして、第１開口部20A内の突起
電極８を残存させると共に、第２レジスト膜19、第１レ
ジスト膜18及び第２開口部20B内のダミー突起電極8Aを
除去することによって、本実施例IIの半導体装置は完成
する。The bump electrode 8 is formed by the lift-off method substantially similar to that of the first embodiment. Since the α-ray shielding film 22 is provided on the passivation film 21AB, the first resist film 18 of the lift-off method is the α-ray shielding film as shown by the dotted line in FIG.
Formed on 22. The first resist film 18 is formed on the region where the protruding electrode 8 is not formed, that is, on the region of the memory circuit unit RAM, the region of the logic circuit unit Logic, and the region of the peripheral circuit composed of the complementary MISFET. A second resist film is formed on the region where the protruding electrode 8 is formed and on the first resist film 18.
19 (not shown) are formed. A first opening 20A is formed in a region of the second resist film 19 where the protruding electrode 8 is formed, and a second opening 20B is formed on the first resist film 18 of the second resist film 19. The protruding electrode 8 is provided in the first opening 20A.
And the dummy protruding electrode 8A is formed in the second opening 20B. Then, while leaving the protruding electrode 8 in the first opening 20A and removing the second resist film 19, the first resist film 18 and the dummy protruding electrode 8A in the second opening 20B, the present embodiment II The semiconductor device of is completed.
このように、バイポーラトランジスタTr及び相補型MI
SFETを有する混在型半導体チップ21の前記バイポーラト
ランジスタTr形成領域の表面上に突起電極８をリフトオ
フ技術で形成する半導体装置の製造方法であって、前記
半導体チップ21の相補型MISFET形成領域の表面上にα線
遮蔽膜22を形成し、このα線遮蔽膜22の上部に第１レジ
スト膜18を形成し、この第１レジスト膜18上及び前記バ
イポーラトランジスタTr形成領域上を含む半導体チップ
21の全面に第２レジスト膜19を形成し、この第２レジス
ト膜19のバイポーラトランジスタTr形成領域に突起電極
８を形成する第１開口部20Aを形成すると共に、第２レ
ジスト膜19の相補型MISFET形成領域にダミー突起電極8A
を形成する第２開口部20Bを形成し、前記第１開口部20A
内の半導体チップ21の表面上、前記第２開口部20B内の
第１レジスト膜18上及び第２レジスト膜19上を含む半導
体チップ21の全面に突起電極８を形成する金属膜8Bを堆
積し、前記第２レジスト膜19、第１レジスト膜18の夫々
を除去し、第１開口部20A内の金属膜8Bを残存させて突
起電極８を形成すると共に、前記第２レジスト膜19上の
金属膜8B及び第１レジスト膜18上の金属膜8B（ダミー突
起電極8A）を除去したことにより、前記相補多MISFET形
成領域にダミー突起電極8Aを形成する第２開口部20Bを
形成し、この第２開口部20Bを通して第２レジスト膜19
に剥離液を積極的に浸入させたので、突起電極８を形成
しない相補型MISFET形成領域での第２レジスト膜19の剥
離性を向上することができる。Thus, the bipolar transistor Tr and the complementary MI
A method of manufacturing a semiconductor device, comprising forming a protruding electrode 8 on a surface of a bipolar transistor Tr forming region of a mixed semiconductor chip 21 having an SFET by a lift-off technique, the method comprising: An α-ray shielding film 22 is formed on the α-ray shielding film 22, a first resist film 18 is formed on the α-ray shielding film 22, and a semiconductor chip including the first resist film 18 and the bipolar transistor Tr formation region is formed.
A second resist film 19 is formed on the entire surface of the second resist film 19, a first opening 20A for forming the protruding electrode 8 is formed in the bipolar transistor Tr forming region of the second resist film 19, and a complementary type of the second resist film 19 is formed. Dummy bump electrode 8A in the MISFET formation area
Forming a second opening 20B forming the first opening 20A
A metal film 8B for forming the bump electrode 8 is deposited on the entire surface of the semiconductor chip 21 including the surface of the semiconductor chip 21 inside and the first resist film 18 and the second resist film 19 inside the second opening 20B. The second resist film 19 and the first resist film 18 are respectively removed, and the metal film 8B in the first opening 20A is left to form the bump electrode 8 and the metal on the second resist film 19 is formed. By removing the film 8B and the metal film 8B (dummy bump electrode 8A) on the first resist film 18, a second opening 20B for forming the dummy bump electrode 8A is formed in the complementary multi-MISFET formation region. 2nd resist film 19 through 2 openings 20B
Since the stripping solution is positively infiltrated into the substrate, the stripping property of the second resist film 19 in the complementary MISFET formation region where the protruding electrode 8 is not formed can be improved.
また、半導体チップ21の相補型MISFET形成領域上にα
線遮蔽膜22を形成したことにより、α線遮蔽膜22で突起
電極８からのα線を遮蔽し、相補型MISFETのしきい値電
圧の変動を低減することができるので、相補型MISFETの
経時的な特性の劣化を低減することができる。In addition, α is formed on the complementary MISFET formation region of the semiconductor chip 21.
Since the α-ray shielding film 22 is formed, the α-rays from the protruding electrodes 8 can be shielded by the α-ray shielding film 22, and the fluctuation of the threshold voltage of the complementary MISFET can be reduced. It is possible to reduce the deterioration of the characteristic.
また、前記α線遮蔽膜22と突起電極８とを隔離させた
ことにより、α線遮蔽膜22と半導体チップ21との間の熱
膨張係数差に基づく突起電極８の損傷或は破壊を防止す
ることができるので、半導体装置の電気的信頼性を向上
することができる。In addition, by separating the α-ray shielding film 22 and the protruding electrode 8, the protrusion electrode 8 is prevented from being damaged or destroyed due to the difference in thermal expansion coefficient between the α-ray shielding film 22 and the semiconductor chip 21. Therefore, the electrical reliability of the semiconductor device can be improved.
また、ポリイミド樹脂で形成されるα線遮蔽膜22を突
起電極８の形成領域に形成しないことにより、α線遮蔽
膜22の加工性の悪さに影響されずに独立的に突起電極８
を加工することができるので、突起電極８の高密度化を
図ることができる。Further, since the α-ray shielding film 22 made of polyimide resin is not formed in the region where the protruding electrode 8 is formed, the protruding electrode 8 can be independently formed without being affected by poor workability of the α-ray shielding film 22.
Since it can be processed, it is possible to increase the density of the protruding electrodes 8.
また、記憶回路部RAM及び周辺回路で構成される記憶
機能を有する半導体チップ21の前記周辺回路形成領域の
表面上に突起電極８をリフトオフ技術で形成する半導体
装置の製造方法であって、前記半導体チップ21の記憶回
路部RAMの形成領域の表面上にα線遮蔽膜22を形成し、
このα線遮蔽膜22の上部に第１レジスト膜18を形成し、
この第１レジスト膜18上及び前記周辺回路形成領域上を
含む半導体チップ21の全面に第２レジスト膜19を形成
し、この第２レジスト膜19の周辺回路形成領域に突起電
極８を形成する第１開口部20Aを形成すると共に、第２
レジスト膜20Bの記憶回路部RAMの形成領域にダミー突起
電極８を形成する第２開口部20Bを形成し、前記第１開
口部20A内の半導体チップ21の表面上、前記第２開口部2
0B内の第１レジスト膜18上及び第２レジスト膜19上を含
む半導体チップ21の全面に突起電極８を形成する金属膜
8Bを堆積し、前記第２レジスト膜19、第１レジスト膜18
の夫々を除去し、第１開口部20A内の金属膜8Bを残存さ
せて突起電極８を形成すると共に、前記第２レジスト膜
19上の金属膜8B及び第１レジスト膜18上の金属膜8B（ダ
ミー突起電極8A）を除去することにより、前記記憶回路
部RAMの形成領域にダミー突起電極8Aを形成する第２開
口部20Bを形成し、この第２開口部20Bを通して第２レジ
スト膜19に剥離液を積極的に浸入させたので、突起電極
８を形成しない記憶回路部RAMの形成領域での第２レジ
スト膜19の剥離性を向上することができる。In addition, in the method of manufacturing a semiconductor device, the bump electrode 8 is formed on the surface of the peripheral circuit forming region of the semiconductor chip 21 having a memory function including the memory circuit unit RAM and the peripheral circuit by a lift-off technique. The α-ray shielding film 22 is formed on the surface of the formation region of the memory circuit RAM of the chip 21,
A first resist film 18 is formed on the α-ray shielding film 22,
A second resist film 19 is formed on the entire surface of the semiconductor chip 21 including the first resist film 18 and the peripheral circuit forming region, and the protruding electrode 8 is formed in the peripheral circuit forming region of the second resist film 19. While forming the first opening 20A, the second
A second opening 20B for forming the dummy protruding electrode 8 is formed in a region of the resist film 20B where the memory circuit section RAM is formed, and the second opening 2 is formed on the surface of the semiconductor chip 21 in the first opening 20A.
A metal film for forming the bump electrode 8 on the entire surface of the semiconductor chip 21 including the first resist film 18 and the second resist film 19 in 0B.
8B is deposited, and the second resist film 19 and the first resist film 18 are deposited.
Are removed to form the protruding electrode 8 by leaving the metal film 8B in the first opening 20A and the second resist film.
By removing the metal film 8B on 19 and the metal film 8B (dummy bump electrode 8A) on the first resist film 18, the second opening 20B for forming the dummy bump electrode 8A in the formation region of the memory circuit portion RAM. Since the stripping liquid was positively infiltrated into the second resist film 19 through the second opening 20B, the stripping of the second resist film 19 in the formation region of the memory circuit RAM in which the protruding electrode 8 is not formed is formed. It is possible to improve the property.
また、半導体チップ21の記憶回路部RAMの形成領域に
α線遮蔽膜22を形成したことにより、α線遮蔽膜22で突
起電極８からのα線を遮蔽することができるので、α線
によるソフトエラー低減することができる。Further, since the α-ray shielding film 22 is formed in the area where the memory circuit RAM of the semiconductor chip 21 is formed, the α-rays from the protruding electrodes 8 can be shielded by the α-ray shielding film 22. Errors can be reduced.
なお、本発明は記憶回路部RAMをDRAMで構成してもよ
い。DRAMのメモリセルは、メモリセル選択用のｎチャネ
ルMISFETとその一方の半導体領域に直列に接続された情
報蓄積用容量素子とで構成されている。In the present invention, the storage circuit RAM may be composed of DRAM. A DRAM memory cell is composed of an n-channel MISFET for selecting a memory cell and an information storage capacitive element connected in series to one of the semiconductor regions.
また、本発明は半導体チップ21を搭載する搭載基板の
内部端子上に突起電極８を設けてもよい。Further, according to the present invention, the protruding electrode 8 may be provided on the internal terminal of the mounting substrate on which the semiconductor chip 21 is mounted.
また、本発明は、MISFETを主体とする半導体チップを
搭載する半導体装置に適用することができる。Further, the present invention can be applied to a semiconductor device having a semiconductor chip mainly composed of MISFET.
本願において開示された発明のうち、代表的なものの
概要を簡単に説明すれば、次のとおりである。The following is a brief description of the outline of the typical inventions among the inventions disclosed in the present application.
リフトオフ技術を使用する半導体装置において、導体
膜を形成しない領域のレジスト膜の剥離性を向上するこ
とができる。In the semiconductor device using the lift-off technique, the peelability of the resist film in the region where the conductor film is not formed can be improved.
また、前記レジスト膜を剥離する工程を低減すること
ができる。Moreover, the step of peeling the resist film can be reduced.
第１図は、本発明の実施例Ｉである半導体装置の構成を
示す概略部分断面図、 第２図は、前記半導体装置のマザーチップの平面図、 第３図は、前記半導体装置の半導体チップの要部断面
図、 第４図は、前記半導体チップに内蔵された記憶機能のメ
モリセルの等価回路図、 第５図は、前記マザーチップの要部断面図、 第６図乃至第15図は、前記マザーチップ及び突起電極の
各製造工程毎に示す要部断面図、 第16図は、前記突起電極及びダミー突起電極の形成領域
を示すマザーチップの平面図、 第17図乃至第20図は、前記半導体装置の各組立工程毎に
示す概略断面図、 第21図は、本発明の実施例IIである半導体装置の半導体
チップの構成を示すレイアウト図、 第22図は、前記半導体チップを構成する各半導体素子の
構造を示す要部断面図、 第23図は、前記半導体チップに内蔵されたSRAMのメモリ
セルを示す等価回路図、 第24図は、前記半導体チップの模写断面図である。 図中、１……半導体装置、2,3,21……半導体チップ、４
……マザーチップ、５……ベース基板、６……封止用キ
ャップ、７……枠体、８……突起電極（導体膜）、8A…
…ダミー突起電極、18……第１レジスト膜、19……第２
レジスト膜、19A……下地レジスト膜、19B……フィルム
レジスト膜、20A……第１開口部、20B……第２開口部、
22……α線遮蔽膜、23C……配線、23D……ダミー配線、
Tr……バイポーラトランジスタ、Ｑ……MISFETである。FIG. 1 is a schematic partial cross-sectional view showing the configuration of a semiconductor device which is Embodiment I of the present invention, FIG. 2 is a plan view of a mother chip of the semiconductor device, and FIG. 3 is a semiconductor chip of the semiconductor device. 4 is an equivalent circuit diagram of a memory cell having a memory function built in the semiconductor chip, FIG. 5 is a sectional view of an essential part of the mother chip, and FIGS. , A cross-sectional view of a main part showing each step of manufacturing the mother chip and the protruding electrode, FIG. 16 is a plan view of the mother chip showing a formation region of the protruding electrode and the dummy protruding electrode, and FIGS. 17 to 20 are FIG. 21 is a schematic cross-sectional view showing each of the assembling steps of the semiconductor device, FIG. 21 is a layout diagram showing a configuration of a semiconductor chip of a semiconductor device that is Embodiment II of the present invention, and FIG. 22 is a diagram showing the configuration of the semiconductor chip. 23. Is an equivalent circuit diagram showing a memory cell of the SRAM built in the semiconductor chip, FIG. 24 is a replication sectional view of the semiconductor chip. In the figure, 1 ... Semiconductor device, 2,3,21 ... Semiconductor chip, 4
...... Mother chip, 5 …… Base substrate, 6 …… Sealing cap, 7 …… Frame, 8 …… Projection electrode (conductor film), 8A…
… Dummy bump electrode, 18 …… First resist film, 19 …… Second
Resist film, 19A ... Base resist film, 19B ... Film resist film, 20A ... First opening, 20B ... Second opening,
22 …… α ray shielding film, 23C …… wiring, 23D …… dummy wiring,
Tr: Bipolar transistor, Q: MISFET.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒田 重雄 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭56−55055（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Shigeo Kuroda 2326 Imai, Ome, Tokyo Metropolitan area Device development center, Hiritsu Manufacturing Co., Ltd. (56) Reference JP-A-56-55055 (JP, A)
Claims (8)
フトオフ技術で形成し、他の領域には突起電極を形成し
ない半導体装置の製造方法であって、 前記基板の突起電極を形成しない他の領域を覆う第１レ
ジスト膜を形成する工程と、 下地レジスト膜にフィルムレジスト膜を積層した２層構
造の第２レジスト膜を、前記基板全面に形成する工程
と、 前記第２レジスト膜に、前記突起電極が形成される一の
領域では前記突起電極をパターニングした第１開口部
を、前記突起電極が形成されない他の領域ではダミー突
起電極をパターニングした第２開口部を夫々形成する工
程と、 前記基板全面に導体膜を堆積させる工程と、 前記第２レジスト膜及び第１レジスト膜を除去すること
によって、第２レジスト膜及び第１レジスト膜上の夫々
の導体膜を除去し、前記一の領域に複数の突起電極を形
成する工程とを備えたことを特徴とする半導体装置の製
造方法。1. A method of manufacturing a semiconductor device, wherein a plurality of projecting electrodes are formed on one region of a substrate surface by a lift-off technique, and no projecting electrodes are formed on the other region, wherein the projecting electrodes of the substrate are not formed. Forming a first resist film covering another region, forming a second resist film having a two-layer structure in which a film resist film is laminated on a base resist film, and forming a second resist film on the entire surface of the substrate. Forming a first opening patterned with the protruding electrode in one region where the protruding electrode is formed, and forming a second opening patterned with a dummy protruding electrode in the other region where the protruding electrode is not formed, A step of depositing a conductor film on the entire surface of the substrate, and a step of removing the second resist film and the first resist film to form conductors on the second resist film and the first resist film, respectively. The method of manufacturing a semiconductor device, characterized in that removed to and forming a plurality of protruding electrodes on the one area.
チップを複数個搭載するマザーチップ又は配線基板であ
ることを特徴とする請求項１に記載の半導体装置の製造
方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the substrate is a semiconductor chip, a mother chip on which a plurality of the semiconductor chips are mounted, or a wiring substrate.
々は、感光性レジスト膜であることを特徴とする請求項
１又は２に記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein each of the first resist film and the second resist film is a photosensitive resist film.
々は、ポリメタクリル酸メチルで形成されていることを
特徴とする請求項１乃至３に記載の夫々の半導体装置の
製造方法。4. The method for manufacturing a semiconductor device according to claim 1, wherein each of the first resist film and the second resist film is formed of polymethylmethacrylate.
々は、塩化メチレン液で剥離除去されることを特徴とす
る請求項４に記載の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein each of the first resist film and the second resist film is stripped and removed with a methylene chloride solution.
塗布され、ベークされた後、突起電極を形成しない領域
のみ残存するように現像を施されて形成されていること
を特徴とする請求項４又は５に記載の半導体装置の製造
方法。6. The first resist film is formed by being applied on the surface of the substrate, baked, and then developed so as to remain only in a region where a protruding electrode is not formed. A method of manufacturing a semiconductor device according to claim 4 or 5.
極であることを特徴とする請求項１乃至６に記載の夫々
の半導体装置の製造方法。7. The method for manufacturing a semiconductor device according to claim 1, wherein the protruding electrode is a solder electrode deposited by vapor deposition.
ングに用いられる突起電極であることを特徴とする請求
項１乃至７に記載の夫々の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 1, wherein the protruding electrode is a protruding electrode used for face-down bonding.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019804A JP2695175B2 (en) | 1988-01-29 | 1988-01-29 | Method for manufacturing semiconductor device |
| US07/544,064 US5049972A (en) | 1988-01-29 | 1990-06-26 | Method of manufacturing semiconductor integrated circuit device |
| US07/760,889 US5223454A (en) | 1988-01-29 | 1991-09-17 | Method of manufacturing semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019804A JP2695175B2 (en) | 1988-01-29 | 1988-01-29 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194439A JPH01194439A (en) | 1989-08-04 |
| JP2695175B2 true JP2695175B2 (en) | 1997-12-24 |
Family
ID=12009524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019804A Expired - Lifetime JP2695175B2 (en) | 1988-01-29 | 1988-01-29 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695175B2 (en) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3193867B2 (en) * | 1996-03-26 | 2001-07-30 | シャープ株式会社 | Method of forming electrodes on semiconductor wafer |
| JP2005244251A (en) * | 1996-07-10 | 2005-09-08 | Fujitsu Ltd | Semiconductor device and manufacturing method therefor |
| JP3345884B2 (en) * | 1996-08-08 | 2002-11-18 | 横河電機株式会社 | Semiconductor integrated circuit and manufacturing method thereof |
| JP4307166B2 (en) * | 2003-07-01 | 2009-08-05 | 三洋電機株式会社 | Manufacturing method of semiconductor device |
| JP2005183782A (en) * | 2003-12-22 | 2005-07-07 | Sony Corp | Pattern formation method based on lift-off method |
| JP2008131013A (en) * | 2006-11-25 | 2008-06-05 | Seiko Npc Corp | Semiconductor device |
| JP4332567B2 (en) * | 2007-03-27 | 2009-09-16 | Ｏｋｉセミコンダクタ株式会社 | Manufacturing method and mounting method of semiconductor device |
| JP2009123763A (en) * | 2007-11-12 | 2009-06-04 | Denso Corp | Semiconductor device and manufacturing method thereof |
| JP6867671B2 (en) * | 2016-10-20 | 2021-05-12 | トレックス・セミコンダクター株式会社 | Manufacturing method of semiconductor devices and semiconductor devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5655055A (en) * | 1979-10-12 | 1981-05-15 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1988
- 1988-01-29 JP JP63019804A patent/JP2695175B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01194439A (en) | 1989-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5223454A (en) | Method of manufacturing semiconductor integrated circuit device | |
| US5477067A (en) | Semiconductor IC device having a RAM interposed between different logic sections and by-pass signal lines extending over the RAM for mutually connecting the logic sections | |
| US5287000A (en) | Resin-encapsulated semiconductor memory device useful for single in-line packages | |
| US4661837A (en) | Resin-sealed radiation shield for a semiconductor device | |
| US5103282A (en) | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and i/o unit circuit of the gate array | |
| JP2695175B2 (en) | Method for manufacturing semiconductor device | |
| US5049972A (en) | Method of manufacturing semiconductor integrated circuit device | |
| US7030489B2 (en) | Multi-chip module having bonding wires and method of fabricating the same | |
| JPH0575015A (en) | Semiconductor device | |
| JPS58154254A (en) | Semiconductor device | |
| US20200194347A1 (en) | Semiconductor package and method of making the same | |
| US5075758A (en) | Semiconductor device | |
| JP2504519B2 (en) | Semiconductor integrated circuit device | |
| JPH0461495B2 (en) | ||
| JP2001044414A (en) | Semiconductor device | |
| JPH0442957A (en) | Manufacture of semiconductor integrated circuit device | |
| JPH01194450A (en) | Manufacture of semiconductor device | |
| JPH0194636A (en) | Semiconductor device | |
| JP2003007908A (en) | Wafer level chip-scale package and method of manufacturing the same | |
| JPH01194443A (en) | Manufacture of semiconductor device | |
| JPH01194444A (en) | Manufacture of semiconductor device | |
| JP2567870B2 (en) | Semiconductor memory device | |
| JP2865806B2 (en) | Resin-sealed semiconductor device | |
| JPH04107964A (en) | Semiconductor ic device | |
| JP2863287B2 (en) | Structure of bonding pad electrode of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070912 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 11 |