JPS5951143B2 - MIS type semiconductor device - Google Patents

Description

【発明の詳細な説明】 本発明は、ＭＩＳ形半導体装置に関する。[Detailed description of the invention] The present invention relates to a MIS type semiconductor device.

さらに詳しくは、新規なＲＯＭ（リードオンリメモリ）
回路を具備する高集積度のＥ／ＤＭＩＳＬＳＩに関する
。For more information, please see the new ROM (Read Only Memory)
The present invention relates to a highly integrated E/DMI SLSI comprising a circuit.

情報処理分野に適用されるＲＯＭ回路を具備するＥ／Ｄ
ＭＩＳＬＳＩには、信頼度の向上およびコストの低減そ
れに高速動作性等のために集積度の高いものが要求され
ている。E/D equipped with a ROM circuit applied to the information processing field
MISLSI is required to have a high degree of integration in order to improve reliability, reduce costs, and operate at high speed.

従来、この種の高集積度のＲＯＭ回路を具備するＥ／Ｄ
ＭＩＳＬＳＩ（以下、ＲＯＭＥ／ ＤＭＩＳＬＳＩと略
記する）は、第１図並びに第２図ａ−ｃに示すように、
行列状に配置したＭＩＳ形トランジスタＱ、、〜Ｑ、、
おけるその一部をデイプリーシヨンタイプ（ＱＩＩＤ、
Ｑ１３Ｄ９Ｑ２２Ｄ９Ｑ３３Ｄ）となし、残りのものを
エンハンスメントタイプ（Ｑ１２Ｅ、Ｑ２１Ｅ、Ｑ２３
Ｅ、Ｑ３１Ｅ、Ｑ３２Ｅ）となしたものである。Conventionally, E/Ds equipped with this type of highly integrated ROM circuit
MISLSI (hereinafter abbreviated as ROME/DMISLSI), as shown in Fig. 1 and Fig. 2 a-c,
MIS transistors Q, , ~Q, arranged in a matrix
Some of them are depletion type (QIID,
Q13D9Q22D9Q33D) and the rest are enhancement types (Q12E, Q21E, Q23
E, Q31E, Q32E).

なお、第１図において、Ｘ、〜Ｘ、は出力信号用配線、
Ｙ、〜Ｙ。はアドレス配線である。そして、このＲＯＭ
Ｅ／ＤＭＩＳＬＳＩは、第２図ａに平面図を、同図ｂに
同図ａにおけるＡＡ′矢視縦断面図を、同図ｃに同図ａ
におけるＢＢ′矢視縦”断面図を示すように、シリコン
基板１上にゲート酸化シリコン膜２を介在して形成した
導電性多結晶シリコン膜３からなるゲート電極を有し、
このゲート電極パターンによるセルフアライメント方式
により製作したＮ゛型層４をソースまたはドレインとす
る構造のものである。同図において、ゲート電極下のＮ
型層５は、デイプリーシヨンタイプのＭＩＳ形トランジ
スタにおける拡散層であり、６は、フイールド酸化シリ
コン膜である。この種のＲＯＭＥ／ＤＭＯＳＬＳＩは、
その構造上、素子寸法を可及的小となし高集積度のもの
であるが、それぞれのＭＩＳ形トランジスタＱ，，〜Ｑ
３３におけるソースまたはドレインとなるＮｆ型層４を
シリコン基板１表面に形成するものであるため、横方向
素子寸法がかなり大きくなり多ビツトのＲＯＭＥ／ＤＭ
ＩＳＬＳＩを得るにはチツプサイズが大きくなるもので
ある。In addition, in FIG. 1, X, ~X are output signal wiring,
Y, ~Y. is the address wiring. And this ROM
The E/DMISLSI is shown in Fig. 2a as a plan view, Fig. 2b as a vertical cross-sectional view taken along arrow AA' in Fig. 2a, and Fig.
As shown in the vertical cross-sectional view taken along arrow BB′ in FIG.
It has a structure in which the N'-type layer 4 manufactured by the self-alignment method using this gate electrode pattern serves as a source or drain. In the same figure, N under the gate electrode
The type layer 5 is a diffusion layer in a depletion type MIS transistor, and 6 is a field silicon oxide film. This kind of ROME/DMOS LSI is
Due to its structure, the element size is kept as small as possible and has a high degree of integration.
Since the Nf type layer 4, which becomes the source or drain in 33, is formed on the surface of the silicon substrate 1, the lateral element dimensions become considerably large, resulting in a multi-bit ROME/DM.
To obtain ISLSI, the chip size becomes large.

それゆえ、本発明の目的は、新規な構造を有するものを
提供し、極めて素子寸法の小なるＲＯＭＥ／ＤＭＩＳＬ
ＳＩ等のＭＩＳ形半導体装置を提供することにある。Therefore, an object of the present invention is to provide a ROME/DMISL with a novel structure and an extremely small device size.
An object of the present invention is to provide MIS type semiconductor devices such as SI.

このような目的を達成するために本発明においては、半
導体基板表面の一部に第１絶縁膜を介在してゲート電極
を有する第１ＭＩＳ形トランジスタが一定間隔をもつて
行列状に複数個設けられているものと、第１ＭＩＳ形ト
ランジスタにおけるゲート電極全面および表面が露出し
ている前記半導体基板全面に設けられている第２絶縁膜
と、それぞれの前記第１ＭＩＳ形トランジスタ間におけ
る半導体基板上に第２絶縁膜を介在してゲート電極を設
けてなる第２ＭＩＳ形トランジスタが１個ずつそれぞれ
の前記第１ＭＩＳ形トランジスタ間に設けられているも
のとからなり、前記第１または第２のＭＩＳ形トランジ
スタの一部をデイプリーシヨンタイプとなし、残りのも
のをエンハンスメントタイプとなしたことを特徴とする
ＲＯＭＥ／ＤＭＩＳＬＳＩ等のＭＩＳ形半導体装置とす
るものである。In order to achieve such an object, in the present invention, a plurality of first MIS type transistors having gate electrodes are provided in a matrix at regular intervals on a part of the surface of a semiconductor substrate with a first insulating film interposed therebetween. a second insulating film provided on the entire surface of the gate electrode of the first MIS transistor and the entire surface of the semiconductor substrate whose surface is exposed; and a second insulating film provided on the semiconductor substrate between each of the first MIS transistors. One second MIS type transistor is provided between each of the first MIS type transistors and has a gate electrode provided with an insulating film interposed therebetween, and one of the first or second MIS type transistors is This is an MIS type semiconductor device such as ROME/DMISLSI, which is characterized in that one part is a depletion type and the remaining part is an enhancement type.

以下、本発明の一実施例であるＲＯＭＥ／ ＤＭＯＳＬ
ＳＩおよびその製法を具体的に説明する。本発明にかか
るＲＯＭＥ／ＤＭＯＳＬＳＩの主なる特徴は、ＭＯＳＬ
ＳＩにおける多層配線技術を流用して極めて高集積度に
ＭＯＳ形トランジスタを行列状に配置してなり、ＲＯＭ
の目となる個所のエンハンスメントタイプＭＯＳ形トラ
ンジスタにおけるチヤンネル領域に基板とは反対導電型
の不純物をイオン打ち込みして、そのトランジスタをデ
イプリーシヨンタイプのものに化成したものである。そ
して、それぞれのＭＯＳ形トランジスタにおけるゲート
電極間を可及的に小とし、従来のこの種のＲＯＭＭＯＳ
ＬＳＩに比較して２倍程度の高集積度を達成する構造の
ものである。Hereinafter, ROME/DMOSL, which is an embodiment of the present invention, will be explained.
SI and its manufacturing method will be specifically explained. The main features of the ROME/DMOS LSI according to the present invention are that the MOSL
The ROM is made by arranging MOS transistors in rows and columns with an extremely high degree of integration by utilizing the multilayer wiring technology in SI.
In this method, an impurity of a conductivity type opposite to that of the substrate is ion-implanted into the channel region of an enhancement type MOS transistor at the point where the transistor is formed into a depletion type transistor. The distance between the gate electrodes of each MOS type transistor is made as small as possible, and the conventional ROMMOS of this type is
It has a structure that achieves about twice the degree of integration compared to LSI.

なお、第３図は、本発明にかかるＲＯＭ回路の一部を示
す略図であり、Ｘ，〜Ｘ。Note that FIG. 3 is a schematic diagram showing a part of the ROM circuit according to the present invention, and X, to X.

は出力信号用配線、Ｙ，〜Ｙ。はアドレス配線、Ｑ，，
〜Ｑ。。はシリコンゲート型ＭＯＳ形トランジスタを示
し、それに付加されているインデツクスＤはデイプリー
シヨンタイプを示し、インデツクスＥはエンハンスメン
トタイプを示すものである。さて、本発明にかかるＲＯ
ＭＥ／ＤＭＯＳＬＳＩおよびその製法を工程順に図面を
用いて詳述する。are output signal wiring, Y, ~Y. is the address wiring, Q,,
~Q. . indicates a silicon gate MOS transistor, the index D added thereto indicates a depletion type, and the index E indicates an enhancement type. Now, the RO according to the present invention
ME/DMOSLSI and its manufacturing method will be explained in detail in the order of steps using drawings.

（力 Ｐ型またはＮ型の導電型を有するにシリコンウエ
ーハ１１をスターチインクマテリアルとして用意し、こ
の全面を熱酸化して１μｍ程度のフイールド酸化シリコ
ン膜１２を形成する。A silicon wafer 11 having a conductivity type of P type or N type is prepared as a starch ink material, and its entire surface is thermally oxidized to form a field silicon oxide film 12 of about 1 μm.

ついで、フオトエツチング等により素子活性領域となる
シリコンウエーハ１１表面を露出するようにフイールド
酸化シリコン膜１２を選択除去する （第４図）。表面
が露出するシリコンウエーハ１１にゲートシリコン膜１
３を１０００Λ程度形成し（第５図）ついで、デイプリ
ーシヨンタイプのＭＯＳ形トランジスタを形成するため
、その個所にシリコンウエーハ１１とは反対導電型の不
純物をイオン打ち込みしてそれらのチヤンネル領域にシ
リコンウエーハ１１とは反対導電型の領域１１ａをを形
成する。たとえば、シリコンウエーハ１１が、Ｐ型導電
型の場合には、リン等のＮ型導電型の不純物をフオトレ
ジストなどをマスクとして選択的にデイプリーシヨンタ
イプのＭＯＳ形トランジスタのチヤンネル領域にイオン
打ち込みし、後の熱処理によつて、イオン扛ち込みされ
た不純物をシリコンウエーハ１１に拡散してＮ型層１１
ａを形成する。シリコンウエーハ１１としてＮ型導電型
のものを使用する場合には、イオン打ち込みする不純物
としてはボロン等のＰ型導電型のものを使用して、Ｐ型
層１１ａを形成すればよい。このデイプリーシヨンタイ
プのＭＯＳ形トランジスタＱｌ２Ｄ，Ｑｌ４Ｄ，Ｑ２３
Ｄ，Ｑ３２Ｄ，Ｑ３５Ｄは、ＲＯＭの目となるものであ
る。更に全面にＣＶＤ法等により導電性多結晶シリコン
膜１４を３５００〜５０００入形成する （第６図）。
第６図ａに示す破線は、フイールド酸化シリコン膜１２
とゲート酸化シリコン膜１３との境界を示すものである
。（イ）多結晶シリコン膜１４を選択除去してゲート電
極パターンを形成し、これをマスクとしてゲート酸化シ
リコン膜１３の不要部分を取り除き、その個所のシリコ
ンウエーハ１１表面を露出する（第７図）。このゲート
電極パターンの多結晶シリコン膜１４とこの下のゲート
酸化シリコン１３、シリコンウエーハ１１とにより数多
くの第１のシリコンゲート型ＭＯＳ形トランジスタを構
成することができ、それらのトランジスタは一定間隔を
もつて行列状に配置するものとする。（ウ）ついで、上
記第１のＭＯＳ形トランジスタ間に第２のシリコンゲー
ト型ＭＯＳ形トランジスタを設けるため、全面に１００
０人程度の酸化シリコン膜１５を形成する（第８図）。Next, the field silicon oxide film 12 is selectively removed by photoetching or the like so as to expose the surface of the silicon wafer 11 which will become the device active region (FIG. 4). A gate silicon film 1 is placed on a silicon wafer 11 whose surface is exposed.
3 with a thickness of about 1000Λ (Fig. 5). Next, in order to form a depletion type MOS transistor, impurity ions of the opposite conductivity type to that of the silicon wafer 11 are ion-implanted into those channel regions to form a silicon wafer. A region 11a of a conductivity type opposite to that of the wafer 11 is formed. For example, if the silicon wafer 11 is of P-type conductivity, impurities of N-type conductivity such as phosphorus are selectively implanted into the channel region of a depletion type MOS transistor using a photoresist or the like as a mask. , by subsequent heat treatment, the ionized impurities are diffused into the silicon wafer 11 to form an N-type layer 11.
form a. When using an N-type conductivity type silicon wafer 11, a P-type conductivity type impurity such as boron may be used as the impurity to be ion-implanted to form the P-type layer 11a. These depletion type MOS transistors Ql2D, Ql4D, Q23
D, Q32D, and Q35D are the eyes of the ROM. Furthermore, a conductive polycrystalline silicon film 14 having a thickness of 3,500 to 5,000 times is formed over the entire surface by CVD or the like (FIG. 6).
The broken line shown in FIG. 6a indicates the field silicon oxide film 12.
This shows the boundary between the gate silicon oxide film 13 and the gate silicon oxide film 13. (a) Selectively remove the polycrystalline silicon film 14 to form a gate electrode pattern, use this as a mask to remove unnecessary portions of the gate silicon oxide film 13, and expose the surface of the silicon wafer 11 at that location (FIG. 7) . The polycrystalline silicon film 14 of this gate electrode pattern, the gate silicon oxide 13 underneath, and the silicon wafer 11 can constitute a large number of first silicon gate type MOS transistors, and these transistors are arranged at regular intervals. shall be arranged in a matrix. (C) Next, in order to provide a second silicon gate type MOS type transistor between the first MOS type transistors,
A silicon oxide film 15 of about 100 ml is formed (FIG. 8).

この酸化シリコン膜１５は、第２のシリコンゲート型Ｍ
ＯＳ形トランジスタのゲート酸化シリコン膜となると共
に、第１と第２のトランジスタを電気絶縁するものでも
ある。This silicon oxide film 15 is a second silicon gate type M
It serves as the gate silicon oxide film of the OS type transistor and also electrically insulates the first and second transistors.

また、第１と第２のトランジスタの特性をそろえるため
に、第１のトランジスタにおけるゲート酸化シリコン膜
１３と同程度の膜性並びに膜厚をもつて形成すると共に
第１と第２のトランジスタを十分に電気的分離するに必
要な膜厚を選定する。なお、図において２点鎖線は、多
結晶シリコン膜１３の境界線を示すものである。（ニ）
全面に導電性多結晶シリコン膜１６をＣＶＤ法等により
３５００〜５０００人形成し、第２のシリコンゲート型
ＭＯＳ形トランジスタにおけるゲート電極パターンをフ
オトエツチング等により形成する（第９図）。In addition, in order to make the characteristics of the first and second transistors the same, the first and second transistors are formed with film properties and thickness comparable to those of the gate silicon oxide film 13 in the first transistor, and the first and second transistors are Select the film thickness necessary to provide electrical isolation. Note that the two-dot chain line in the figure indicates the boundary line of the polycrystalline silicon film 13. (d)
3,500 to 5,000 conductive polycrystalline silicon films 16 are formed on the entire surface by CVD or the like, and a gate electrode pattern for the second silicon gate MOS transistor is formed by photoetching or the like (FIG. 9).

なお、第１０図は、第３図に示すＲＯＭ回路構成におけ
るインデツクスを示すものである。なお、このＲＯＭの
目となるデイプリーシヨンタイプのＭＯＳ形トランジス
タにおけるチヤンネル領域は、前記（７）工程（第４図
〜第６図）においてシリコンウエーハ１１に不純物を選
択的にイオン打ち込みして形成されているものである。Incidentally, FIG. 10 shows an index in the ROM circuit configuration shown in FIG. 3. Note that the channel region in the depletion type MOS transistor, which is the heart of this ROM, is formed by selectively implanting impurity ions into the silicon wafer 11 in the step (7) (FIGS. 4 to 6). This is what is being done.

（イ）ついで、図示しないが全面にパシベーシヨン膜と
してのリンシリケートガラス膜を被覆する。(a) Next, although not shown, the entire surface is coated with a phosphosilicate glass film as a passivation film.

上述したように、本発明にかかるＲＯＭＥ／ＤＭＯＳＬ
ＳＩは、シリコンウエーハ１１をスターチインクマテリ
アルとしてその上に導電性多結晶シリコン膜を使用して
２層配線的な形成法により第１と第２のシリコンゲート
型ＭＯＳ形トランジスタＱｌｌ〜Ｑ３６を行列状に形成
したものであるため、簡単な製造プロセスをもつて極め
てて高集積度なものである。As mentioned above, ROME/DMOSL according to the present invention
SI uses a silicon wafer 11 as a starch ink material and a conductive polycrystalline silicon film thereon to form first and second silicon gate MOS transistors Qll to Q36 in a matrix by a two-layer wiring method. Since it is formed using a simple manufacturing process, it has an extremely high degree of integration.

たとえば、現状のフオトエツチングによる成形可能な線
幅を８μｍとすれば、８μｍ幅の素子活性領域をもつて
第１および第２のＭＯＳ形トランジスタが形成でき、従
来のソース、ドレイン拡散層を有するＲＯＭＥ／ＤＭＯ
ＳＬＳＩおいてはそれぞれの素子活性領域が１６μｍ幅
程度以上であることに比較して２倍以上ＩＣチツプ面積
を小さくすることができる。For example, if the line width that can be formed by current photoetching is 8 μm, first and second MOS type transistors can be formed with device active regions of 8 μm width, and a conventional ROME having source and drain diffusion layers can be formed. /DMO
In SLSI, each element active region has a width of about 16 μm or more, so the IC chip area can be more than twice as small.

本発明は、極めて素子寸法の小なるシリコンゲート型Ｍ
ＯＳ形トランジスタをそれぞれの離間距離を可及的小に
して行列状に配置したものであり、しかもそれらの任意
のトランジスタをエンハンスメントタイプまたはデイプ
リーシヨンタイプのものに構成できるため、ＲＯＭとし
てもあるいはまた種々の仕様のＥ／ＤＭＯＳＬＳＩとし
て高性能かつ高集積度のものをもつて種々の態様のＭＩ
Ｓ形半導体装置とすることができる。なお、前述した本
発明にかかるＲＯＭＥ／ＤＭＯＳＬＳＩの製造プロセス
中、多結晶シリコン膜１４をゲート電極パターンにする
際の選択エツチング用マスクとして絶縁膜（酸化シリコ
ン膜等）を使用し、それを後の工程においてもそのまま
残しておくことにより、ゲート電極パターンとしての多
結晶シリコン膜］４上の絶縁膜厚（マスクとしての絶縁
膜と新らたに形成した酸化シリコン膜１５とを重畳した
もの）が大きくなり、第１と第２のトランジスタ間の寄
生容量を小とすることができる。The present invention is a silicon gate type M with extremely small element size.
OS type transistors are arranged in a matrix with the distance between them as small as possible, and any of these transistors can be configured as an enhancement type or a depletion type, so it can be used as a ROM or as a ROM. Various specifications of E/DMOS LSI with high performance and high integration are available.
It can be an S-type semiconductor device. Note that during the manufacturing process of the ROME/DMOS LSI according to the present invention described above, an insulating film (silicon oxide film, etc.) is used as a mask for selective etching when forming the polycrystalline silicon film 14 into a gate electrode pattern. By leaving it as it is in the process, the thickness of the insulating film on the polycrystalline silicon film 4 as the gate electrode pattern (the superimposition of the insulating film as a mask and the newly formed silicon oxide film 15) is increased. Therefore, the parasitic capacitance between the first and second transistors can be reduced.

このように本発明にかかるＭＩＳ形半導体装置は、前述
した実施例に限定されず種々の態様のものに適用するこ
とがで゛きる。As described above, the MIS type semiconductor device according to the present invention is not limited to the embodiments described above, but can be applied to various embodiments.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図ないし第２図ａ−ｃは従来のＲＯＭＥ／ＤＭＯＳ
ＬＳＩにおける回路図およびその構造を示す平面図と縦
断面図、第３図は本発明の一実施例であるＲＯＭＥ／Ｄ
ＭＯＳＬＳＩの一部におけノる回路図、第４図ａ−ｃな
いし第１０図ａ−ｃは本発明の一実施例であるＲＯＭＥ
／ＤＭＱＳＬＳＩおよびその製法を工程順に示す平面図
と縦断面図である。 １，１１・・・・・・シリコンウエーハ ２，１３，１
５・・・・・・ゲート酸化シリコン膜、３，１４，１６
・・・・・・ゲート電極用多結晶シリコン膜、４ ・・
・・・・Ｎ”型層、５・・・・・・Ｎ型層、６，１２・
・・・・・フイールド酸化シリコン膜、１１ａ・・・・
・・シリコンウエーハ１１とは反対導電型の領域。Figures 1 to 2 a-c are conventional ROME/DMOS
A circuit diagram of an LSI, a plan view and a vertical cross-sectional view showing its structure, and FIG.
The circuit diagrams of a part of the MOSLSI, FIGS.
FIG. 2 is a plan view and a vertical cross-sectional view showing /DMQSLSI and its manufacturing method in the order of steps. 1,11...Silicon wafer 2,13,1
5... Gate silicon oxide film, 3, 14, 16
...Polycrystalline silicon film for gate electrode, 4...
...N'' type layer, 5...N type layer, 6, 12.
...Field silicon oxide film, 11a...
...A region of a conductivity type opposite to that of the silicon wafer 11.

Claims (1)

【特許請求の範囲】 １ 半導体基板表面に絶縁膜を介して形成された第１導
電体層と、上記半導体基板表面に絶縁膜を介して形成さ
れかつ上記第１導電体層の少なくとも一部と重なるよう
に形成された第２導電体層とを少なくとも備え、上記第
１及び第２導電体層のそれぞれをＭＩＳ形トランジスタ
のゲート電極とすることによつて直列接続されたＭＩＳ
形トランジスタを形成し、上記直列接続されたＭＩＳ形
トランジスタのうちの一部をデイプリーシヨンタイプと
なし、残りのものをエンハンスメントタイプとなしたこ
とを特徴とするＭＩＳ形半導体装置。 ２ 上記第１及び第２導電体層は、導電性多結晶シリコ
ンである特許請求の範囲第１項記載のＭＩＳ形半導体装
置。 ３ 半導体基板表面に設定された複数列の素子活性領域
上を絶縁膜を介して横切るように延長形成された第１導
電体層と、上記複数列の素子活性領域上を絶縁膜を介し
て横切るように延長形成されかつ上記それぞれの素子活
性領域上において上記第１導電体層の少なくとも一部と
重なるように形成された第２導電体層とを少なくとも備
え、上記素子活性領域上の上記第１及び第２導電体層の
それぞれをＭＩＳ形トランジスタのゲート電極とするこ
とによつてそれぞれ直列接続されたＭＩＳ形トランジス
タの複数列を形成し、上記それぞれ直列接続されたＭＩ
Ｓ形トランジスタの一部をデイプリーシヨンタイプとな
し、残りのものをエンハンスメントタイプとなしたこと
を特徴とするＭＩＳ形半導体装置。[Scope of Claims] 1. A first conductive layer formed on the surface of a semiconductor substrate with an insulating film interposed therebetween; and at least a portion of the first conductive layer formed on the surface of the semiconductor substrate with an insulating film interposed therebetween. and a second conductor layer formed to overlap with each other, the first and second conductor layers are connected in series by using each of the first and second conductor layers as a gate electrode of an MIS type transistor.
A MIS type semiconductor device, characterized in that a part of the MIS type transistors connected in series is of a depletion type, and the remaining ones are of an enhancement type. 2. The MIS type semiconductor device according to claim 1, wherein the first and second conductive layers are made of conductive polycrystalline silicon. 3. A first conductor layer extending across the plurality of rows of element active regions set on the surface of the semiconductor substrate via an insulating film, and a first conductor layer extending across the plurality of rows of element active regions via an insulating film. a second conductor layer formed to extend so as to overlap with at least a portion of the first conductor layer on each of the element active regions; By using each of the second conductor layer and the second conductor layer as a gate electrode of an MIS type transistor, a plurality of rows of MIS type transistors connected in series are formed, and the MIS type transistors connected in series are formed.
A MIS type semiconductor device characterized in that a part of the S type transistors is of a depletion type and the remaining part is of an enhancement type.