JPH01184561A - 読み出し専用メモリ - Google Patents
読み出し専用メモリInfo
- Publication number
- JPH01184561A JPH01184561A JP63011363A JP1136388A JPH01184561A JP H01184561 A JPH01184561 A JP H01184561A JP 63011363 A JP63011363 A JP 63011363A JP 1136388 A JP1136388 A JP 1136388A JP H01184561 A JPH01184561 A JP H01184561A
- Authority
- JP
- Japan
- Prior art keywords
- page
- address
- input
- latch
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 11
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は読み出し専用メモリに関し、特に7yレスの一
部をデータ出力端子より入力してラッチするページアド
レス方式の読み出し専用メモリに関する。
部をデータ出力端子より入力してラッチするページアド
レス方式の読み出し専用メモリに関する。
従来のページアドレス方式の読み出し専用メそすは、第
4図の様な構成をしている。11Oはアドレス人力ブロ
ック、120はアドレスデコーダで、130はページデ
コーダ、140はメモリ、150はセンスアンプ、16
0は出力バッファ、170は入出カバ、ファ、180は
ページラッチ、190は制御ブロックである。140の
メモリは、120と130のデーフーダ出力により読み
出すアドレスを指定される。130のメモリよりの出力
は、150のセンスアンプでセンスされ160.170
のバッファを介して出力される。
4図の様な構成をしている。11Oはアドレス人力ブロ
ック、120はアドレスデコーダで、130はページデ
コーダ、140はメモリ、150はセンスアンプ、16
0は出力バッファ、170は入出カバ、ファ、180は
ページラッチ、190は制御ブロックである。140の
メモリは、120と130のデーフーダ出力により読み
出すアドレスを指定される。130のメモリよりの出力
は、150のセンスアンプでセンスされ160.170
のバッファを介して出力される。
190の制御ブロックは全体を制御し、170の人出力
バッファよりページデータを読み込み180のページラ
ッチヘラッチして、そのラッチしたデータを130のペ
ージデコーダへ伝達して140めメモリのアドレス指定
に用いている。
バッファよりページデータを読み込み180のページラ
ッチヘラッチして、そのラッチしたデータを130のペ
ージデコーダへ伝達して140めメモリのアドレス指定
に用いている。
このうち本発明にかかれる所のみを詳細に描いたのが、
第3図である。11,12.13はアドレス入力で、こ
こより入力された信号は21,22゜23の入力バッフ
ァへ伝達され、さらに50のアドレスデコーダへ伝達さ
れてメモリのアドレス指定に用いられる。14.15は
データ出力とページデータ入力兼用端子で、ページデー
タは、ここから入力され24.25の入力バッファへ伝
達さh、さらに41.42のページラッチへ伝達される
。16はページライト入力で、26の入力バッファへ信
号は伝達されさらに41.42のページラッチへ信号は
伝達される。41.42のページラッチは160ページ
ライト入力により制御されページデータをラッチし、ラ
ッチされたデータは60のページデコーダへ伝達され、
メモリのアドレス指定に用いらhる。
第3図である。11,12.13はアドレス入力で、こ
こより入力された信号は21,22゜23の入力バッフ
ァへ伝達され、さらに50のアドレスデコーダへ伝達さ
れてメモリのアドレス指定に用いられる。14.15は
データ出力とページデータ入力兼用端子で、ページデー
タは、ここから入力され24.25の入力バッファへ伝
達さh、さらに41.42のページラッチへ伝達される
。16はページライト入力で、26の入力バッファへ信
号は伝達されさらに41.42のページラッチへ信号は
伝達される。41.42のページラッチは160ページ
ライト入力により制御されページデータをラッチし、ラ
ッチされたデータは60のページデコーダへ伝達され、
メモリのアドレス指定に用いらhる。
上述した従来のページアドレス方式の読み出し専用メモ
リは、その内容をコピーして使用しようとするユーザに
対して、通常のアドレス方式の読み出し専用メモリより
は時間がかかるが、データそのものをコピーする事は容
易であるし、またページラッチを読み出し専用メモリに
外付する等の工夫で容易に同様のシステムをコピーして
作る事が可能であり、メーカがユーザのコピーを防止出
来ないという欠点があった。
リは、その内容をコピーして使用しようとするユーザに
対して、通常のアドレス方式の読み出し専用メモリより
は時間がかかるが、データそのものをコピーする事は容
易であるし、またページラッチを読み出し専用メモリに
外付する等の工夫で容易に同様のシステムをコピーして
作る事が可能であり、メーカがユーザのコピーを防止出
来ないという欠点があった。
〔問題点を解決するための手段〕
本発明のページアドレス方式の読み出し専用メモリは、
ページライト時にアドレス入力のデータをラッチする機
能を有している。
ページライト時にアドレス入力のデータをラッチする機
能を有している。
第1図は本発明の一実施例である。11,12゜13は
アドレス入力端子、14.15はデータ出力とページデ
ータ入力兼用端子、16はページライト入力、21,2
2,23,24,25,26は入力バッファ、41.4
2はページラッチ、50はアドレスデコーダ、60はペ
ージデコーダで、以上は従来例と同一である。31,3
2,33はアドレスラッチで、16のページライト端子
よりの入力信号により制御されて、41.42のページ
ラッチにページデータがラッチされる際に、11.12
,13のアドレス入力端子の信号をラッチする。従来は
ページライト時のアドレス入力信号は利用されていなか
ったが、本発明ではページライト時に31.32.33
のアドレスラッチにラッチする。71のORゲートは、
31゜32のアドレスラツチと41のページラッチのO
Rをとって600ページデコーダへ伝達する。
アドレス入力端子、14.15はデータ出力とページデ
ータ入力兼用端子、16はページライト入力、21,2
2,23,24,25,26は入力バッファ、41.4
2はページラッチ、50はアドレスデコーダ、60はペ
ージデコーダで、以上は従来例と同一である。31,3
2,33はアドレスラッチで、16のページライト端子
よりの入力信号により制御されて、41.42のページ
ラッチにページデータがラッチされる際に、11.12
,13のアドレス入力端子の信号をラッチする。従来は
ページライト時のアドレス入力信号は利用されていなか
ったが、本発明ではページライト時に31.32.33
のアドレスラッチにラッチする。71のORゲートは、
31゜32のアドレスラツチと41のページラッチのO
Rをとって600ページデコーダへ伝達する。
また72のORゲートは33のアドレスラッチと42の
ページラッチのORをとって600ページデコーダへ伝
達する。すると、ページデコーダへの入力は、従来はペ
ージラッチよりのものであったが、アドレスラッチの信
号とORをとったものが入力されるので、実際にアクセ
スされるメモーリのアドレスは、アクセス時のアドレス
とページライト時のページデータに加えて、ページライ
ト時のアドレスデータと、本例においてはORゲートが
どの様な入力となっているかにより決定される。つまり
、実際にアクセスされるメモリのアドレスを知るために
は、ページライト時のアドレスデータと、そのデータに
よりページアドレスがどの様に加工かれているかを知る
必要がある。
ページラッチのORをとって600ページデコーダへ伝
達する。すると、ページデコーダへの入力は、従来はペ
ージラッチよりのものであったが、アドレスラッチの信
号とORをとったものが入力されるので、実際にアクセ
スされるメモーリのアドレスは、アクセス時のアドレス
とページライト時のページデータに加えて、ページライ
ト時のアドレスデータと、本例においてはORゲートが
どの様な入力となっているかにより決定される。つまり
、実際にアクセスされるメモリのアドレスを知るために
は、ページライト時のアドレスデータと、そのデータに
よりページアドレスがどの様に加工かれているかを知る
必要がある。
本例では、ラッチしたアドレスデータで、ページ信号を
加工したが、これはアドレス入力をアドレスデコーダと
の間でラッチしたアドレスデコーダで加工しても同様な
事は明白である。
加工したが、これはアドレス入力をアドレスデコーダと
の間でラッチしたアドレスデコーダで加工しても同様な
事は明白である。
第2図は、特定アドレス入力が特定のレベルの時のみ、
ページライト時にアドレス信号をラッチする実施例であ
る。11,12.13はアドレス入力端子14.15は
データ出力とページデータ入力兼用端子、16はページ
ライト入力端子、21.22,23,24,25..2
6は入力バッファ、31..32はアドレスラッチ、4
1.42はページラッチ、50はアドレスデコーダ、6
0はページデコーダで以上は第1図と同一である。
ページライト時にアドレス信号をラッチする実施例であ
る。11,12.13はアドレス入力端子14.15は
データ出力とページデータ入力兼用端子、16はページ
ライト入力端子、21.22,23,24,25..2
6は入力バッファ、31..32はアドレスラッチ、4
1.42はページラッチ、50はアドレスデコーダ、6
0はページデコーダで以上は第1図と同一である。
31.32のアドレスラッチの制御信号は、16のペー
ジライト入力信号と13のアドレス入力信号を75のO
RゲートでORをとったものを使っている。つまり、本
例においてはアドレス3がロウレベルの状況においての
み、ページライト時にアドレスがラッチされる。73.
74はORゲートでそれぞれ31と41.32と42の
ORをとって60のページデコーダへ伝達していて、こ
れによりページラッチにう、チしたデータが加工される
。
ジライト入力信号と13のアドレス入力信号を75のO
RゲートでORをとったものを使っている。つまり、本
例においてはアドレス3がロウレベルの状況においての
み、ページライト時にアドレスがラッチされる。73.
74はORゲートでそれぞれ31と41.32と42の
ORをとって60のページデコーダへ伝達していて、こ
れによりページラッチにう、チしたデータが加工される
。
以上説明したように本発明は、従来利用していなかった
ページデータをラッチする時のアドレス信号を利用する
事によって、実際にアクセスされるメモリのアドレスを
加工する事によって、ユーザがデータをコピーして使う
事は容易でなくなり、ユーザのコピーを防止出来るとい
う効果がある。
ページデータをラッチする時のアドレス信号を利用する
事によって、実際にアクセスされるメモリのアドレスを
加工する事によって、ユーザがデータをコピーして使う
事は容易でなくなり、ユーザのコピーを防止出来るとい
う効果がある。
第1図は本発明の一実施例。第2図は、特定アドレスが
特定レベルの時のみアドレスをラッチする実施例。第3
図は従来例。第4図は従来の全体構成図。 11.12.13・・・・・・アドレス入力端子、14
゜15・・・・・・データ出力とページデータ入力兼用
端子、21,22,23,24,25,26・・・・・
・入力バッファ、31,32,33・・・・・・アドレ
スラッチ、41.42・・・・・・ページラッチ、50
・・・・・・アドレスデコーダ、60・・・・・・ペー
ジデコーダ、71,72゜73.74.75・・・・・
・ORゲート、110・・・・・・アドレス入力ブロッ
ク、120・・・・・・アドレスデコーダ、130・・
・・・・ページデコーダ、140・・・・・・メモリ、
150・・・・・・センスアンプ、160・・・・・・
出カバ、ファ、170・・・・・・入出力バッファ、1
80・・・・・・ページラッチ、190・・・・・・制
御ブロック。 代理人 弁理士 内 原 音
特定レベルの時のみアドレスをラッチする実施例。第3
図は従来例。第4図は従来の全体構成図。 11.12.13・・・・・・アドレス入力端子、14
゜15・・・・・・データ出力とページデータ入力兼用
端子、21,22,23,24,25,26・・・・・
・入力バッファ、31,32,33・・・・・・アドレ
スラッチ、41.42・・・・・・ページラッチ、50
・・・・・・アドレスデコーダ、60・・・・・・ペー
ジデコーダ、71,72゜73.74.75・・・・・
・ORゲート、110・・・・・・アドレス入力ブロッ
ク、120・・・・・・アドレスデコーダ、130・・
・・・・ページデコーダ、140・・・・・・メモリ、
150・・・・・・センスアンプ、160・・・・・・
出カバ、ファ、170・・・・・・入出力バッファ、1
80・・・・・・ページラッチ、190・・・・・・制
御ブロック。 代理人 弁理士 内 原 音
Claims (1)
- アドレスの一部を、データ出力端子より入力してラッ
チするページアドレス方式の読み出し専用メモリにおい
て、ページライト時にアドレス入力のデータをラッチす
る機能を有する事を特徴とする読み出し専用メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63011363A JPH01184561A (ja) | 1988-01-19 | 1988-01-19 | 読み出し専用メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63011363A JPH01184561A (ja) | 1988-01-19 | 1988-01-19 | 読み出し専用メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01184561A true JPH01184561A (ja) | 1989-07-24 |
Family
ID=11775943
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63011363A Pending JPH01184561A (ja) | 1988-01-19 | 1988-01-19 | 読み出し専用メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01184561A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7643226B2 (en) | 2005-10-03 | 2010-01-05 | Salk Institute For Biological Studies | Maximal-aperture reflecting objective |
-
1988
- 1988-01-19 JP JP63011363A patent/JPH01184561A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7643226B2 (en) | 2005-10-03 | 2010-01-05 | Salk Institute For Biological Studies | Maximal-aperture reflecting objective |
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