JPH01175466A - Input clamping circuit - Google Patents
Input clamping circuitInfo
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- JPH01175466A JPH01175466A JP62334534A JP33453487A JPH01175466A JP H01175466 A JPH01175466 A JP H01175466A JP 62334534 A JP62334534 A JP 62334534A JP 33453487 A JP33453487 A JP 33453487A JP H01175466 A JPH01175466 A JP H01175466A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入力信号をクランプし、信号のDCレベルを
決定する入力クランプ回路に入するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention is directed to an input clamp circuit that clamps an input signal and determines the DC level of the signal.
従来の技術
従来人力クランプ回路は、第2図(a)に示されている
回路になっていた。以下第2図に従って説明する。2. Description of the Related Art A conventional manual clamp circuit has a circuit shown in FIG. 2(a). This will be explained below according to FIG.
抵抗1.抵抗2.ダイオード3によってクランプ用トラ
ンジスタ4のベースにDC電圧を加え、トランジスタ4
のエミッタにはトランジスタ5及び抵抗6により微少電
流か数μA〜数十μA流れる。Resistance 1. Resistance 2. A DC voltage is applied to the base of the clamping transistor 4 by the diode 3, and the transistor 4
A minute current, from several μA to several tens of μA, flows through the emitter of the transistor 5 and the resistor 6.
トランジスタ4のエミッタにコンデンサ7及び抵抗8を
通じて信号9が入力される。9に階段波の信号が加えら
れた時の信号波形を第2図(b)に示す。A signal 9 is input to the emitter of the transistor 4 through a capacitor 7 and a resistor 8. FIG. 2(b) shows a signal waveform when a staircase wave signal is added to signal 9.
31・−2
実線が9に加えられた階段波信号である。9にsync
信号(イ点)が加わると電流i、が流れコンデンサ7を
充電するとともにトランジスタ4のエミッタの電位は抵
抗1.抵抗2の交点より1D低い電圧に固定する。次に
9の信号電位が篩〈(口の点)になるとコンデンサ7を
通じてトランジスタ4のエミッタはほぼ9の信号分だけ
高い電位となる。すなわち信号9の最下位電圧を抵抗1
、抵抗2よp1D低い電圧に固定する。31.-2 The solid line is the staircase wave signal added to 9. sync to 9
When a signal (point A) is applied, a current i flows and charges the capacitor 7, and the potential of the emitter of the transistor 4 changes to the resistor 1. Fix the voltage to be 1D lower than the intersection of resistor 2. Next, when the signal potential of 9 becomes a sieve, the emitter of the transistor 4 becomes at a potential higher by approximately the amount of the signal of 9 through the capacitor 7. In other words, the lowest voltage of signal 9 is connected to resistor 1
, fixed at a voltage p1D lower than resistor 2.
発明が解決しようとする問題点
しかし、抵抗8がコンデンサ7に直列に接続されると波
形が歪むという問題があった(実際回路においては外付
部品を最少にしたいという要望があり、抵抗8がコンデ
ンサ7に直列に接続される場合が多い)。Problems to be Solved by the Invention However, there was a problem in that the waveform was distorted when the resistor 8 was connected in series with the capacitor 7. (often connected in series with capacitor 7).
つ1す、信号9のsync信号(イの点)においては電
流1.が流れるため電圧V□はV□−Vよ。+1.・R
8(R8は抵抗8の大きさ)になり、信号9が高くなる
(口の点)と電流12.が流れるため電圧vA′はvA
′−v工n−12・R8になる。すなわちbに示す信号
が9に加えられた時、最上位信号(口の点)と最下位信
号(イの点)の電位差はΔv−1vk′−vAl−(i
、+i2)・R8だけ小さくなる。特に5ync側信号
時にはトランジスタ4によるコンデンサ7の充電電流は
大きくなるため、抵抗8の両端の電圧は太きくなり、歪
は大きくなる(第2図(b)の波線の如くなる)。1. In the sync signal of signal 9 (point A), the current is 1. flows, so the voltage V□ is V□-V. +1.・R
8 (R8 is the size of resistor 8), and when signal 9 becomes high (point at the mouth), current 12. flows, so the voltage vA' is vA
'-v engineering n-12/R8. That is, when the signal shown in b is added to 9, the potential difference between the highest signal (mouth point) and the lowest signal (point A) is Δv-1vk'-vAl-(i
, +i2)·R8. Particularly when the 5sync side signal is applied, the charging current of the capacitor 7 by the transistor 4 becomes large, so the voltage across the resistor 8 becomes thick and the distortion becomes large (as shown by the broken line in FIG. 2(b)).
本発明はかかる欠点に鑑みてなされたもので、sync
信号以外では電流が流れない様にして、信号が歪まない
ようにするものである。The present invention has been made in view of such drawbacks, and the sync
This prevents current from flowing except for the signal, so that the signal is not distorted.
問題点を解決するだめの手段
そして上記問題点を解決する本発明の技術的な手段は、
クランプ用トランジスタのベースにsync信号期間に
のみ11C電圧を加えるというものである。Means for solving the problems and technical means of the present invention for solving the above problems are as follows:
The 11C voltage is applied to the base of the clamping transistor only during the sync signal period.
作用 この技術的手段による作用は次のようになる。action The effect of this technical means is as follows.
すなわち、sync(g最期間にクランプ用コンデンサ
が充電され、DC電位が決められ、sync信号期間外
においては充放電電流が一定になるため。That is, the clamp capacitor is charged during the sync (g period), the DC potential is determined, and the charging/discharging current is constant outside the sync signal period.
6 ・ −。6.-.
クランプコンデンサに直列に抵抗が接続された場合でも
抵抗両端に電位差が一定となる。Even when a resistor is connected in series to a clamp capacitor, the potential difference across the resistor remains constant.
この結果、情号歪が起こらず、入力信号を精度よくクラ
ンプできる。As a result, no information distortion occurs and the input signal can be accurately clamped.
実施例
以下、本発明の実施例を第1図(a) 、 (b)にも
とづいて説明する。EXAMPLE Hereinafter, an example of the present invention will be described based on FIGS. 1(a) and 1(b).
第1図(a)において、11.12,13,17゜19
、22は抵抗、15,16.21はnpn トランジ
スタ、14はダイオード、18はクランプ用コンデンサ
、20は入力信号、23は5yncパルスである。In Figure 1(a), 11.12,13,17°19
, 22 are resistors, 15, 16, and 21 are npn transistors, 14 is a diode, 18 is a clamp capacitor, 20 is an input signal, and 23 is a 5sync pulse.
抵抗11.抵抗12により分割されたり、C電圧がクラ
ンプ用トランジスタ16のベースに加tc−。Resistance 11. The voltage C, divided by resistor 12, is applied to the base of clamping transistor 16, tc-.
れる。又、抵抗22及びトランジスタ21によりクラン
プ用トランジスタのベースにはsync信号期間のみ抵
抗11.抵抗12の分割電圧が加わる。It will be done. Also, the base of the clamping transistor is connected to the resistor 11 by resistor 22 and transistor 21 only during the sync signal period. A divided voltage of resistor 12 is applied.
又、抵抗13.ダイオード14.トランジスタ16、抵
抗17により、クランプ用トランジスタ16のエミッタ
には微小電流が流れている。そしてトランジスタ15の
エミッタにはクランプコンデンサ18及び抵抗19が直
列接続されて入力信号20が加えられる。Also, resistance 13. Diode 14. Due to the transistor 16 and the resistor 17, a small current flows through the emitter of the clamping transistor 16. A clamp capacitor 18 and a resistor 19 are connected in series to the emitter of the transistor 15, and an input signal 20 is applied thereto.
sync信号時には抵抗11.抵抗12による分割電圧
がトランジスタ15のベースに加えられ、クランプコン
デンサ18を充電する。この電流を11とすると抵抗1
9の両端電圧ばΔ””1j ・Rj 9(R19は抵抗
19の大きさ)vA点の電圧は■、。よりΔVだけ高く
なる。次にsync信号期間以外ではトランジスタ16
を流れる微小電流〜により抵抗19の両端電圧はムv=
12・R4,となる。しかしこの電圧は一定であるだめ
、AC電位(すなわち信号)への影響はないため、信号
期間Tにおいて歪はなくなり、第1図(b)波線に示す
様な波形となり、sync信号期間以外では入力信号(
第1図(b)の火線で示す)に等しくなり、精度よ〈ク
ランプ出来る。At the time of sync signal, resistor 11. A voltage divided by resistor 12 is applied to the base of transistor 15, charging clamp capacitor 18. If this current is 11, the resistance is 1
The voltage across point 9 is Δ””1j ・Rj 9 (R19 is the size of resistor 19) The voltage at point vA is ■. It becomes higher by ΔV. Next, except for the sync signal period, the transistor 16
Due to the minute current flowing through the resistor 19, the voltage across the resistor 19 becomes v=
12・R4. However, as long as this voltage is constant, it has no effect on the AC potential (that is, the signal), so there is no distortion during the signal period T, and the waveform becomes as shown by the dotted line in Figure 1 (b). signal(
(shown by the caustic line in Fig. 1(b)), and can be clamped with high accuracy.
なお、トランジスタ16に流れる電流を小さくするほど
S’ynC伯号のつぶれも小さくなり、より精度よくク
ランプ出来る。Note that the smaller the current flowing through the transistor 16, the smaller the collapse of the S'ynC circuit, and the more accurate clamping can be achieved.
7 ′ −・
発明の効果
本発明は、5ync期間のみDCクランプすることによ
り、クランプコンデンサと直列に抵抗を有する場合にお
いても処理信号(5ync期間以外の信号)を歪なくク
ランプ出来るというものであり、外付部品等の制約を受
けることなく、歪のないクランプ信号を得るものであり
、産業上、非常に効果を発揮する。7' - Effects of the Invention The present invention is capable of clamping the processed signal (signal other than the 5 sync period) without distortion by DC clamping only during the 5 sync period, even when a resistor is connected in series with the clamp capacitor. It is possible to obtain a distortion-free clamp signal without being restricted by external components, and is extremely effective industrially.
第1図(a)、 (b)は本発明の一実施例における入
力クランプ回路の回路図及び入力波形図、第2図(a)
。
(b)は従来例の入力クランプ回路の回路図及び入力波
形を示す波形図である。
15・・ クランプ用トランジスタ、18・・・クラン
プコンデンサ、19・・・ 入力抵抗、20 ・入力
信号、21・・ スイッチングトランジスタ。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名べFIGS. 1(a) and (b) are a circuit diagram and an input waveform diagram of an input clamp circuit according to an embodiment of the present invention, and FIG. 2(a) is
. (b) is a circuit diagram of a conventional input clamp circuit and a waveform diagram showing input waveforms. 15... Clamp transistor, 18... Clamp capacitor, 19... Input resistance, 20 - Input signal, 21... Switching transistor. Name of agent: Patent attorney Toshio Nakao and one other person
Claims (3)
抵抗の交点とベースが接続されるとともに、エミッタ側
に定電流源を有する第1のトランジスタと、上記第1、
第2の直列抵抗の交点にコレクタが接続された第2のス
イッチングトランジスタと、上記第1のトランジスタの
エミッタに直列接続されたコンデンサ及び第3の抵抗の
一方が接続され、上記コンデンサ及び第3の抵抗の他方
よりコンポジットビデオ信号が入力されるとともに上記
第2のスイッチングトランジスタが同期信号期間のみオ
フするようになされていることを特徴とする入力クラン
プ回路。(1) A first transistor whose base is connected to the intersection of the first and second series resistors and a constant current source on the emitter side;
A second switching transistor whose collector is connected to the intersection of the second series resistor, and one of a capacitor and a third resistor connected in series to the emitter of the first transistor, and the capacitor and the third resistor are connected in series. An input clamp circuit characterized in that a composite video signal is inputted from the other resistor and the second switching transistor is turned off only during a synchronizing signal period.
する特許請求の範囲第1項記載の入力クランプ回路。(2) The input clamp circuit according to claim 1, wherein the current flowing through the constant current source is minute.
がコンポジット信号の同期信号期間内で同期信号期間よ
りも狭いものであることを特徴とする特許請求の範囲第
1項または第2項記載の入力クランプ回路。(3) The input clamp according to claim 1 or 2, wherein the period during which the second switching transistor is turned off is narrower than the synchronous signal period within the synchronous signal period of the composite signal. circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62334534A JP2529319B2 (en) | 1987-12-29 | 1987-12-29 | Input clamp circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62334534A JP2529319B2 (en) | 1987-12-29 | 1987-12-29 | Input clamp circuit |
Publications (2)
Publication Number | Publication Date |
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JPH01175466A true JPH01175466A (en) | 1989-07-11 |
JP2529319B2 JP2529319B2 (en) | 1996-08-28 |
Family
ID=18278480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP62334534A Expired - Lifetime JP2529319B2 (en) | 1987-12-29 | 1987-12-29 | Input clamp circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2529319B2 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS568913A (en) * | 1979-07-05 | 1981-01-29 | Matsushita Electric Ind Co Ltd | Signal clamping circuit |
JPS61174881A (en) * | 1985-01-30 | 1986-08-06 | Sony Corp | Clamping circuit |
-
1987
- 1987-12-29 JP JP62334534A patent/JP2529319B2/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS568913A (en) * | 1979-07-05 | 1981-01-29 | Matsushita Electric Ind Co Ltd | Signal clamping circuit |
JPS61174881A (en) * | 1985-01-30 | 1986-08-06 | Sony Corp | Clamping circuit |
Also Published As
Publication number | Publication date |
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JP2529319B2 (en) | 1996-08-28 |
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