JP2956983B2 - Vertical sync signal separation circuit - Google Patents
Vertical sync signal separation circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオ信号のコンポジット同期信号から垂
直同期信号を分離する垂直同期信号分離回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical synchronization signal separation circuit for separating a vertical synchronization signal from a composite synchronization signal of a video signal.
〔従来の技術〕 従来、垂直同期信号分離回路には、Ｃ・Ｒ積分回路に
よるものと、gmアンプを使用したものがあった。[Prior Art] Conventionally, a vertical synchronizing signal separation circuit includes a circuit using a C / R integration circuit and a circuit using a gm amplifier.
第３図は従来のＣ・Ｒ積分回路による垂直同期信号分
離回路の構成を、第４図は第３図の回路における波形の
タイミングを示す。FIG. 3 shows the configuration of a vertical synchronizing signal separating circuit using a conventional CR integrating circuit, and FIG. 4 shows the timing of waveforms in the circuit of FIG.
図においてＣはコンデンサ、Ｒは抵抗、１はヒステリ
シス・コンパレータである。In the figure, C is a capacitor, R is a resistor, and 1 is a hysteresis comparator.
この回路では、第３図のＡ点において、第４図に示す
ように、垂直同期信号期間での立ち上り、立ち下り部分
がのこぎり歯状になり、遅れ時間TDが大きくなり、ま
た、ヒステリシス・コンパレータ１のスレッシュホール
ドレベルVTH1,VTH2と入力信号の変動により、Ｂ点出力
のパルス幅が変動するという問題があった。In this circuit, at the point A in FIG. 3, as shown in FIG. 4, the rising and falling portions in the vertical synchronizing signal period have a saw-tooth shape, the delay time TD increases, and the hysteresis comparator There is a problem that the pulse width of the point B output fluctuates due to the fluctuation of the threshold levels V TH1 and V TH2 of 1 and the input signal.
第５図は従来のgmアンプを使用した垂直同期信号分離
回路の一例を、第６図は第５図の回路における波形のタ
イミングを示す。FIG. 5 shows an example of a vertical synchronizing signal separating circuit using a conventional gm amplifier, and FIG. 6 shows the timing of waveforms in the circuit of FIG.
図においてCoは積分コンデンサ、Q1〜Q8はトランジス
タ、R1〜R6は抵抗、ISは定電流回路、Vrは基準電位であ
る。Co is the integrating capacitor, Q 1 to Q 8 in FIG transistors, R 1 to R 6 is the resistance, I S is a constant current circuit, V r is the reference potential.
この方式の場合、第６図に示すように、遅れ時間TD
は、小さく安定にすることができるが、出力のパルス幅
の変動は抑えきれない。In the case of this method, as shown in FIG.
Can be made small and stable, but the fluctuation of the output pulse width cannot be suppressed.
また、積分コンデンサCoは、充電電流I1、放電電流I2
に対応する容量を持たすために大容量にしなければなら
ず、IC内に内蔵することが難しいという問題があった。In addition, the integration capacitor Co has a charge current I 1 and a discharge current I 2
Therefore, there is a problem that it is necessary to increase the capacity to have a capacity corresponding to the above, and it is difficult to incorporate the capacity in the IC.
さらに、基準電流のばらつきの影響を受け易い。 Furthermore, it is easily affected by variations in the reference current.
従来の上記のような回路では、積分コンデンサをIC内
に内蔵し、安定な垂直同期信号分離を行なうためには、
小容量コンデンサにし、かつ、充放電電流を微小電流に
しなければならない。In the conventional circuit as described above, to integrate the integration capacitor in the IC and perform stable vertical synchronization signal separation,
The capacitor must be a small-capacity capacitor and the charging / discharging current must be small.
このため、素子パラメータ等のばらつきの影響が大き
くなるという問題があった。For this reason, there is a problem that the influence of variations in element parameters and the like becomes large.
本発明は上記の問題を解消するためになされたもの
で、積分コンデンサをIC内に内蔵した構成で、安定した
垂直同期信号分離を行なうことができる回路を提供する
ものである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and it is an object of the present invention to provide a circuit capable of performing stable vertical synchronization signal separation with a configuration in which an integration capacitor is built in an IC.
本発明の垂直同期信号分離回路は、素子パラメータの
ばらつき等の影響が大きくならずに、積分コンデンサの
充放電電流を微小にするため、コンデンサに同時に充放
電が行なわれ、充放電の電流差によってコンデンサに電
荷が蓄えられたり、 放電される構成としたものであ
る。In the vertical synchronizing signal separation circuit of the present invention, charging and discharging of the capacitor are performed simultaneously in order to minimize the charging and discharging current of the integrating capacitor without increasing the influence of variations in element parameters and the like. The charge is stored or discharged in the capacitor.
第１図は本発明の一実施例を示す。 FIG. 1 shows an embodiment of the present invention.
図においてCoは積分コンデンサ、Q1〜Q16はトランジ
スタ、R1〜R12は抵抗、ISは定電流回路、Vrは基準電
位、１はヒステリシス・コンパレータである。Co is the integration capacitor in FIG, Q 1 to Q 16 are transistors, R 1 to R 12 is the resistance, I S is a constant current circuit, V r is the reference potential, 1 is a hysteresis comparator.
なお、各図において同一種類の素子は同一記号を付し
たが、Q,Rに付したサフィックスは他の図面のものと関
連がなく、図面ごとに１から順番に付した。In each of the drawings, the same type of element is given the same symbol, but the suffixes attached to Q and R are not related to those of the other drawings, and are given in order from 1 for each drawing.
Q1のベース電位がHighの場合、Q1のコレクタに接続し
たカレントミラー回路のQ3,Q11,Q12に電流が流れ、その
結果、Q3,Q16に電流が流れ、コンデンサCoに図に示す方
向に電流I1,I4が流れる。When the base potential of Q 1 is a High, Q of the current mirror circuit connected to a collector for Q 1 3, Q 11, current flows through Q 12, as a result, a current flows through Q 3, Q 16, the capacitor Co Currents I 1 and I 4 flow in the directions shown in the figure.
Q1のベース電位がLowになった場合、Q2のコレクタに
接続したカレントミラー回路のQ5,Q7,Q15に電流が流
れ、その結果Q8,Q10にも電流が流れ、コンデンサCoには
図に示す方向に電流I2,I3が流れる。When the base potential for Q 1 becomes Low, current flows through Q 5, Q 7, Q 15 of the current mirror circuit connected to the collector of Q 2, current also flows to the result Q 8, Q 10, capacitor Currents I 2 and I 3 flow through Co in the directions shown in the figure.
いまI1＞I4,I2＞I3とし、I1−I4＝IA,I1−I3＝IBとす
ると、Q1のベース電位がHighのとき、コンデンサCoには
IAによって電荷が蓄えられ、Q1のベース電位がLowのと
き、コンデンサCoからIBによって電荷が放電される。Now, assuming that I 1 > I 4 , I 2 > I 3 and I 1 −I 4 = I A , I 1 −I 3 = I B , when the base potential of Q 1 is High, the capacitor Co
Charge by I A is stored, the base potential of Q 1 is the time of Low, the charge by I B is discharged from the capacitor Co.
上記のように動作するので、R3,R7及びR8,R11のそれ
ぞれの抵抗比の設定によって、コンデンサCoの充放電の
電流を決めることができ、また、充電、放電の電流差を
容易に小さくすることができる。Since the operation is performed as described above, the charging / discharging current of the capacitor Co can be determined by setting the respective resistance ratios of R 3 and R 7 and R 8 and R 11. It can be easily reduced in size.
また、基準電流Ir,トランジスタのhFE等にばらつきが
あった場合も、差電流IA,IBの変動は小さく抑えられる
ため、ばらつきに対して安定にすることができ、コンデ
ンサCoを小容量にすることが可能となり、安定した動作
の状態でコンデンサCoのIC内への内蔵が可能になる。The reference current I r, even if there are variations in the h FE of a transistor or the like, for suppressing small variations in the difference current I A, I B, can be stabilized against the variation, the small capacitor Co Capacitors can be used, and the capacitor Co can be built into the IC in a stable operation state.
第２図は本発明の他の実施例のヒステリシス・コンパ
レータを除く回路部分を示す。FIG. 2 shows a circuit portion excluding a hysteresis comparator according to another embodiment of the present invention.
この回路では、Q5のベース電位がHighの場合、Q7,Q8,
Q9に電流が流れ、その結果、Q12にも電流が流れるよう
になり、コンデンサCoには図に示す方向に電流I1,I4が
流れ、Q5のベース電位がLowの場合、Q14,Q15,Q16に電流
が流れ、Q8にも電流が流れ、コンデンサCoには図に示す
方向に電流I2,I3が流れる。In this circuit, when the base potential of Q 5 is High, Q 7, Q 8,
Current flows through Q 9, when a result, becomes a current flows to Q 12, current I 1, I 4 in the direction indicated in FIG flows through the capacitor Co, the base potential of Q 5 is Low, Q 14, Q 15, current flows through Q 16, current also flows through Q 8, the current I 2, I 3 in the direction shown flow through the capacitor Co.
回路構成が第１図のものと少し異なるが、基本的構成
は同じである。Although the circuit configuration is slightly different from that of FIG. 1, the basic configuration is the same.
本発明のヒステリシス・コンパレータを除く回路部分
の構成では、安定した小さな差電流をつくることがで
き、かつ、出力インピーダンスを下げることがないた
め、精度の良い微小電流出力コンパレータを得ることが
できる。In the configuration of the circuit portion excluding the hysteresis comparator of the present invention, a stable small difference current can be generated and the output impedance is not reduced, so that a highly accurate minute current output comparator can be obtained.
以上説明したように、本発明によれば、回路全体をIC
化するのに適しており、小型化に有利であるとともに、
外付部品点数を減らすことができる。As described above, according to the present invention, the entire circuit
Suitable for miniaturization, is advantageous for miniaturization,
The number of external parts can be reduced.
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例のヒシテリシス・コンパレータを除く回
路部分を示す回路図、第３図は従来のＣ・Ｒ積分回路に
よる垂直同期信号分離回路を示す回路図、第４図は第３
図における波形のタイミングを示す説明図、第５図は従
来のgmのアンプを使用した垂直同期信号分離回路の一例
を示す回路図、第６図は第５図の回路における波形のタ
イミングを示す説明図である。 Co……積分コンデンサ、Ｑ……トランジスタ、Ｒ……抵
抗、I3……定電流回路、Vr……基準電位、１……ヒステ
リシス・コンパレータ。 なお、図中同一符号は同一または相当するものを示す。
ただし、ＱとＲのサフィックスは他の図面のものと関連
性がない。FIG. 1 is a circuit diagram showing one embodiment of the present invention, FIG. 2 is a circuit diagram showing a circuit portion excluding a hysteresis comparator of another embodiment of the present invention, and FIG. 3 is a conventional C / R integrating circuit. FIG. 4 is a circuit diagram showing a vertical synchronizing signal separation circuit according to FIG.
FIG. 5 is an explanatory diagram showing waveform timings in FIG. 5, FIG. 5 is a circuit diagram showing an example of a vertical synchronizing signal separating circuit using a conventional gm amplifier, and FIG. 6 is an explanatory diagram showing waveform timings in the circuit in FIG. FIG. Co ...... integrating capacitor, Q ...... transistor, R ...... resistance, I 3 ...... constant current circuit, V r ...... reference potential, 1 ...... hysteresis comparator. In the drawings, the same reference numerals indicate the same or corresponding components.
However, the suffixes of Q and R are not relevant to those in other drawings.
Claims (1)
直同期信号を分離する垂直同期信号分離回路で、差動増
幅回路の一方のトランジスタ（以下第１のトランジスタ
という）のベースにコンポジット同期信号が印加され、
他方のトランジスタ（以下第２のトランジスタという）
のベースが定電位に保たれ、上記第１のトランジスタの
ベース電位がHighの場合、該トランジスタに接続したカ
レントミラー回路（以下第１のカレントミラー回路とい
う）を介して積分コンデンサの一方の電極（以下第１の
電極という）に抵抗で規定された電流が流れ込み、同時
に、上記第１のカレントミラー回路に電流が流れること
によってオンとなる回路を通じて上記積分コンデンサの
他方の電極（以下第２の電極という）から抵抗で規定さ
れた電流が流れ出し、上記第１のトランジスタのベース
電位がLowの場合、上記第２のトランジスタに接続した
カレントミラー回路（以下第２のカレントミラー回路と
いう）を介して上記積分コンデンサの第２の電極に抵抗
で規定された電流が流れ込み、同時に、上記第２のカレ
ントミラー回路に電流が流れることによってオンとなる
回路を通じて上記積分コンデンサの第１の電極から抵抗
で規定された電流が流れ出すように構成された回路と、 該回路の積分コンデンサの一方の電極からの出力を入力
信号とするヒステリシス・コンパレータとからなる垂直
同期信号分離回路。A vertical synchronizing signal separating circuit for separating a vertical synchronizing signal from a composite synchronizing signal of a video signal, wherein a composite synchronizing signal is applied to a base of one transistor (hereinafter, referred to as a first transistor) of a differential amplifier circuit. ,
The other transistor (hereinafter referred to as a second transistor)
Is maintained at a constant potential, and when the base potential of the first transistor is high, one electrode of an integrating capacitor (hereinafter, referred to as a first current mirror circuit) connected to the first transistor (hereinafter referred to as a first current mirror circuit) is connected. A current specified by a resistor flows into a first electrode (hereinafter, referred to as a first electrode), and at the same time, the other electrode of the integrating capacitor (hereinafter, a second electrode) passes through a circuit that is turned on by a current flowing through the first current mirror circuit. ), A current specified by a resistor flows out, and when the base potential of the first transistor is low, the current flows through a current mirror circuit (hereinafter referred to as a second current mirror circuit) connected to the second transistor. The current specified by the resistor flows into the second electrode of the integrating capacitor, and at the same time, the current flows into the second current mirror circuit. And a circuit configured so that a current specified by a resistor flows out of the first electrode of the integration capacitor through a circuit that is turned on when the current flows. An output from one electrode of the integration capacitor of the circuit is an input signal. A vertical synchronization signal separation circuit consisting of a hysteresis comparator that operates.
Priority Applications (1)
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Publications (2)
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|---|---|
| JPH03244279A JPH03244279A (en) | 1991-10-31 |
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|---|---|---|---|---|
| JP4546608B2 (en) * | 2000-04-24 | 2010-09-15 | 新日本無線株式会社 | Sync separation circuit |
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1990
- 1990-02-22 JP JP3967390A patent/JP2956983B2/en not_active Expired - Lifetime
Also Published As
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| JPH03244279A (en) | 1991-10-31 |
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