JPH01173399A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野ン この発明は半導体記憶装置に関し、特にメモリセルから
読出されたデータ内容を検出するセンスアンプの構成に
関する。

（従来の技術） 従来、半導体記憶装置、例えば浮遊ゲート型ＭＯ８ＦＥ
Ｔをメモリセルとして用いているＥＰＲＯＭは、第４図
に示すように構成されている７ 第４図において、ＭＣ１１，ＭＣ１２，−ＭＣｍｎは浮
遊ゲート型ＭＯ８ＦＥＴから成るメモリセル、ＤＣｌ、
ＤＣ２、・ＤＣｍは浮遊ゲート型ＭＯ８ＦＥＴから成ル
’／　ミー　ｔ’　／ｌ、、ＷＬｌ　、ＷＬ２　、　・
、。

ＷＬｍは行線、ＢＬｌ　、Ｂ１０、−ＢＬｎは列線、Ｄ
ＢＬはダミー列線、１は行デコーダ、２は列デコーダ、
ＢＴＩ　、ＢＴ２　、　・、ＢＴｎ　はカラムゲートＭ
Ｏ８ＦＥＴ、ＤＢＴはこのカラムゲートＭＯ８ＦＥＴと
等価で電源電圧で導通設定されるＭＯＳＦＥＴ、３はＭ
Ｏ８ＦＥＴＱＭＩ〜ＱＭ１２から成る第１の負荷回路、
４はＭＯ８ＦＥＴＱＤ１〜ＱＤ２から成る第２の負荷回
路、５はセンスアンプである。

このような構成のＥＰＲＯＭでは、ダミーセルＤＣＩ　
、ＤＣ２、・・・ＤＣｍのデータに基づいて第２の負荷
回路４で生成した基準電位Ｖ　ｒｅｆと、選択されたメ
モリセルＭＣ１ｊ（ｉ　＝１〜ｎ）から読出したデータ
に基づいて第１の負荷回路３で生成した読出し電位Ｖｉ
ｎとを上記センスアンプ５で比較する事によりメモリセ
ルＭＣ１ｊに記憶されたデータを検出し、このセンスア
ンプ５から図示しない出力バッファに読出しデータを出
力している。

上記ダミーセルＤＣ１、ＤＣ２、−、ＤＣｍには、本体
側のメモリセルＭＣ１１，ＭＣＩ２゜・・・ＭＣｍｎと
同等なトランジスタが用いられており、またダミー列線
ＤＢＬにも列線ＢＬ、１．ＢＬ２゜・・・、ＢＬｎと同
等なものが用いられている。上記ダミーセル側の第２の
負荷回路４における負荷トランジスタＱＤ５の電流供給
能力は、メモリセル側の第１の負荷回路３における負荷
トランジスタＱＭ５の電流供給能力よりも大きく設定さ
れており、この電流供給能力の差によってセンスアンプ
５の両端に供給される電位ｖｉｎとＶ　ｒｅｆに差をつ
け、これによってデータを検出している。

上述したＥＰＲＯＭのメモリセルにあっては、浮遊ゲー
トに電子が注入されているか否かによってデータを記憶
する。すなわち、浮遊ゲートに電子が注入されたものは
制御ゲートに１”レベルの信号が供給されてもオフ状態
を維持し、電子を注入しないものはオン状態となる。一
方、ダミーセルには電子を注入しないため、本体側メモ
リセルの電子を注入しないものと等価になり、このまま
ではｖｌｎとｙｒｅｒとの間に電位差が生じないため、
上述したように負荷トランジスタＱＤ５の電流供給能力
を０Ｍ５より大ぎく設定している。

このようにすることによって、電子が注入されていない
メモリセルが選択さた場合にも、ＶｉｎとＶ　ｒｅｆと
の間に電位差を生成可能にしている。

一般の半導体記憶装置では、チップが非選択状態の時の
消費電流を削減するために、その動作がチップイネーブ
ル信号あるいはチップ選択信号で制御される。そして、
チップイネーブル信号ＧＥによりチップが動作状態とな
ってデータを読出す場合、信号ＣＥをチップ内部のバッ
ファ回路で増幅して各内部回路へ伝達している。この信
号ＣＥによりアドレスバッファ、デコーダ、センスアン
プ等が動作状態に制御される。

このような半導体記憶装置に使用されるセンスアンプ５
としては、第５図に示すような構成のものが良く知られ
ている。

このセンスアンプは、ゲートにＶｉｎが供給されるＮチ
ャネルＭｏＳトランジスタＱ１と、ゲートにＶｒｅｒが
供給されるＮチャネルＭＯＳトランジスタＱ２と、交差
接続されたＮチャネルＭＯＳトランジスタＱ３　、Ｑ４
とにより構成される。トランジスタＱｌ　、Ｑ２として
はしきい値電圧がほぼＯ■に設定されたものがそれぞれ
使用されるが、これはオン状態においてしきい値電圧力
の電圧降下が発生されるのを防ぐためである。このセン
スアンプにおいては、トランジスタＱ１のソース、すな
わちトランジスタＱ１とＱ３との接続ノードＮ１の電位
と、トランジスタＱ２のソース、すなわちトランジスタ
Ｑ２とＱ４との接続ノードＮ２の電位が出力となる。

しかしながら、このような構成のセンスアンプにあって
は、ノードＮ１に接続されているトランジスタＱ１のソ
ースおよびチャネルとゲート間に存在する容量、および
ノードＮ２に接続されているトランジスタＱ２のソース
およびチャネルとそのゲート間の容量とによって、Ｖ　
ｒｅｆとＶｉｎとの電位差が第６図の枠Ａ内に示すよう
に一時的に小さくなる現象が生じる。

このようにＶｉｎとＶｒｅｆの電位差が小さくなる期間
は、出力バッファから外部にデータが読出される期間に
時間的に丁度一致する。出力バッファは大ぎな出力負荷
容量を充放電するため、出力バッフ７が駆動する時には
電源ＶＣにノイズが発生する。このノイズにより電源Ｖ
Ｃの値は変動するが、ダミーセル側の負荷トランジスタ
ＱＤ５とメモリセル側の負荷トランジスタＱＭ５の電流
駆動能力は前述したように異なっているため、ＶＣの変
動に対する応答が異なりＶｉｎとＶ　ｒｅｆの値が逆転
し、これによってセンスアンプから誤った出力信号が発
生される場合がある。

つまり、電源ノイズに対するセンスアンプの動作マージ
ンは、Ｖｉｎとｙｒｅｒの電位差が大きいほど広くなる
。しかし、第５図のセンスアンプでは、電源ノイズに係
わらすＶ　ｒｅｆとＶｉｎの電位差が小さくなる期間が
生じるため、その動作マージンを広げることは困難であ
る。

以下にＶｒｅｒとＶｉｎの電位差が小さくなる原因につ
いて説明する。

第６図に示すように、選択されたメモリセルに記憶され
ているデータが“０゛′の場合には、Ｖｉｎはｙｒｅｒ
よりも低くなるが、この時にはノードＮ１の電位も下が
るので、これによってトランジスタＱ４の導通抵抗が上
昇する。これに伴ってノードＮ２の電位が上昇され、さ
らにトランジスタＱ２のソースおよびチャネルとゲート
間の容量によってＶｒｅｆが押し上げられる。このＶ　
ｒｅｆの値はその後所定の値に戻るが、この時にノード
Ｎ２の電位も下がるので、トランジスタＱ３の導通抵抗
が上昇してノードＮ１の電位が上昇される。このように
ノードＮ１の電位が上昇されると、トランジスタＱ１の
ソースおよびチャネルとゲート間の容量によってＶｉｎ
が枠Ａ内に示されているように上昇される。この結果、
ＶｉｎとＶ　ｒｅｆの電位差が小さくなり、電源変動に
対するセンスアンプの動作マージンは低くなる。

センスアンプの誤動作を防ぐには、ＶｉｎとＶ　ｒｅｆ
の電位差が小さくなる期間の後に出力バッフ７を駆動し
て、電源ノイズの発生タイミングとＶｉｎとＶｒｅｆの
電位差が小さくなる期間とをずらせばよいが、このよう
にすると今度はアクセスタイムの遅れを招く事になり好
ましくない。

（発明が解決しようとする問題点） この発明は前述の事情に鑑みなされたもので、従来の半
導体記憶装置では電源ノイズに対するセンスアンプの動
作マージンが低く、誤動作が生じ易った点を改善し、電
源ノイズに対する動作マージンが高いセンスアンプを構
成することにより、動作の信頼性の高い半導体記憶装置
を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明による半導体記憶装置にあって、メモリセルか
ら伝達される読出し電位と基準電位との差によりそのメ
モリセルに記憶されているデータの内容を検出するセン
スアンプを備えた半導体記憶装置において、前記センス
アンプは、一端が第１の電源電位供給端子に接続される
負荷素子と、この負荷素子の他端と第２の電源電位供給
端子との間に直列接続される第１および第２のトランジ
スタと、前記負荷素子の他端と前記第２の電源電位供給
端子との間に直列接続される第３および第４のトランジ
スタとを具備し、前記第１のトランジスタのゲートには
前記読出し電位が供給され、前記第３のトランジスタの
ゲートには前記基準電位が供給され、前記第２のトラン
ジスタのゲートは前記第３のトランジスタと第４トラン
ジスタの直列接続点に結合され、前記第４のトランジス
タのゲートは前記第１のトランジスタと第２のトランジ
スタの直列接続点に結合されていることを特徴とする。

（作用） 前記構成のセンスアンプを億えた半導体記憶装置にあっ
ては、センスアンプに設けられている負荷素子によって
基準電位の上昇を押える事ができるので、この基準電位
の変動に伴って生じる読出し電位の変動を抑える事が可
能となる。したがって、読出し電位と基準電位の電位差
が小さくなるのを防げるため、！！ノイズに対するセン
スアンプの動作マージンを高めることができ、動作の信
頼性の高い半導体記憶装置が得られる。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図にこの発明の半導体記憶装置に設けられるセンス
アンプを示す。このセンスアンプには、一端が電源ＶＣ
端子に接続されているＮチャネルＭＯＳトランジスタＱ
１０と、このトランジスタＱ１０の他端と接地ＶＳＳ端
子間に直列接続されたＮチャネルＭＯＳトランジスタＱ
ｌｌ、　Ｑ１３と、トランジスタＱ１０の他端と接地■
ＳＳ端子間に直列接続されたＮチャネルＭＯＳトランジ
スタＱ１２゜Ｑ１４とが設けられている。

トランジスタＱ１０のゲートは電源ＶＣ端子に接続され
、またトランジスタＱ１１のゲートにはメモリセルから
の読出し電位Ｖｉｎが供給され、トランジスタＱ１２の
ゲートにはダミーセル側から発生される基準電位ｖ　ｒ
ｅｒが供給されている。トランジスタＱ１１、Ｑ１２は
、共にそのしきい値電圧がｏｖ付近に設定されており、
オン状態におけるしきい値電圧分の電圧降下が生じない
ようになっている。

トランジスタＱ１３とＱ１４は交差接続されている。

すなわち、トランジスタＱ１３のゲートはトランジスタ
Ｑ１２どＱ１４の接続ノードＮ１２に接続され、またト
ランジスタＱ１４のゲートはトランジスタＱ１１とＱ１
３の接続ノードＮ１１に接続されている。このセンスア
ンプにおいては、ノードＮｉｌ、　Ｎ１２が出力電位と
なる。

次に、このように構成されるセンスアンプの動作を第２
図を参照して説明する。

第２図に示されているように、選択されたメモリセルに
記憶されているデータが“′Ｏ゛′の場合には、メモリ
セルから読出される電位Ｖｉｎは基準電位Ｖ　ｒｅｆよ
りも低くなるが、この時にはノードＮ１１の電位も下が
り、これによってトランジスタＱ１４の導通抵抗が上昇
する。これに伴ってノードＮ１２の電位が上昇され、さ
らにトランジスタＱ１２のソースおよびチャネルとゲー
ト間の容口によってＶ　ｒｅｆが押し上げられる。しか
し、この時にはトランジスタＱ１１とＱ１２のドレイン
すなわちノードＮ１３の電位は、負荷素子として作用す
るトランジスタＱ１１の導通抵抗によって下げられてい
るため、Ｖｒｅｒを押し上げるための電荷の一部はＩと
して図示されているようにトランジスタＱ１１とＱ１２
の共通ドレインを介して分流される。したがって、Ｖ　
ｒｅｆの上昇を従来に比し極めて低く押えることが可能
となる。このため、ｖ　ｒｅｒの値がその後所定の値に
戻っても、ノードＮ１２の電位がこれによって変動する
ことはない。トランジスタＱ１０による電圧降下の値は
、ノードＮ１３の電位がＶ　ｒｅｆの電位近辺になるよ
うな値が好ましい。

したがって、第５図に示したようなＶｒｅｒとＶｉｎの
電位差が小ざくなる現象はなくなり、第２図のように所
定の電位差が保持される。

このセンスアンプを第４図の半導体記憶装置に適用すれ
ば、ＶｉｎとＶｒ＋Ｊとの電位差が小さくなる現象を防
ぐことができるので、出力バッフ７が駆動された際に電
源ノイズが発生しても、正確なデータ検知を行なうこと
ができ、信頼性の高い半導体記憶装置を得ることが可能
となる。

また、第１図のセンスアンプに設けられているトランジ
スタＱ１０は負荷素子として作用ずれば良いので、トラ
ンジスタＱ１０の代わりに第３図に示すように種々のタ
イプのトランジスタを使用することができる。

第３図（Ａ）は、しきい値電圧がほぼＯＶに設定された
ＮチャネルＭＯ８ｌ−ランジスタを使用した例である。

また、第３図（Ｂ）はＮチャネルデプレッション型ＭＯ
Ｓトランジスタを使用し、そのゲートを電源ＶＣ端子に
接続したもので、第３図（Ｃ）はそのゲートとドレイン
を相互接続した例である。

また、第３図（Ｄ）乃至（Ｆ）にそれぞれ示ずように、
各使用するトランジスタのゲートにチップイネーブル信
号ＣＥを供給し、これによってメモリの動作時において
のみセンスアンプに電流が流れるような構成にしてもよ
い。このようにすれば、消費電流の削減が可能となる。

尚、このセンスアンプは、第４図に示したようなＥＰＲ
ＯＭに限らず、読出し電位と基準電位とを比較してデー
タ検知する構成のメモリであれば適用することができる
。

［発明の効果１ 以上のようにこの発明によれば、電源ノイズに対する動
作マージンが高いセンスアンプが得られるので、半導体
記憶装置の動作の信頼性を向上づることが可能となる。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置に使用されるセンス
アンプの一実施例を示す回路図、第２図は第１図に示し
たセンスアンプの動作を説明する波形図、第３図は第１
図に示したセンスアンプに設けられる負荷素子の他の構
成例を示す図、第４図は半導体記憶装置の全体の構成を
示す回路図、第５図は従来の半導体記憶装置に設けられ
ているセンスアンプを示す回路図、第６図は第５図に示
したセンスアンプの動作を説明する波形図である。 Ｑ１０−Ｑ１４・・・ＮチャネルＭＯＳトランジスタ、
ＶＣ・・・電源端子、ＶＳＳ・・・接地端子。 出願人代理人　　弁理士　鈴江武愚 弟１図 第２図 （Ａ）　　　　　（Ｂ）　　　　　　（Ｃ）第３図 第６図

Claims (1)

1. 【特許請求の範囲】 メモリセルから伝達される読出し電位と基準電位との差
   によりそのメモリセルに記憶されているデータの内容を
   検出するセンスアンプを備えた半導体記憶装置において
   、前記センスアンプは、一端が第１の電源電位供給端子
   に接続される負荷素子と、 この負荷素子の他端と第２の電源電位供給端子との間に
   直列接続される第１および第２のトランジスタと、 前記負荷素子の他端と前記第２の電源電位供給端子との
   間に直列接続される第３および第４のトランジスタとを
   具備し、 前記第１のトランジスタのゲートには前記読出し電位が
   供給され、前記第３のトランジスタのゲートには前記基
   準電位が供給され、前記第２のトランジスタのゲートは
   前記第３のトランジスタと第４トランジスタの直列接続
   点に結合され、前記第４のトランジスタのゲートは前記
   第１のトランジスタと第２のトランジスタの直列接続点
   に結合されていることを特徴とする半導体記憶装置。