JPH01163812A - 高速バス回路の動作方法 - Google Patents
高速バス回路の動作方法Info
- Publication number
- JPH01163812A JPH01163812A JP62321234A JP32123487A JPH01163812A JP H01163812 A JPH01163812 A JP H01163812A JP 62321234 A JP62321234 A JP 62321234A JP 32123487 A JP32123487 A JP 32123487A JP H01163812 A JPH01163812 A JP H01163812A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- precharge
- level
- tristate
- tristate gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000013479 data entry Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機のデータ転送に係り、特にＭＯ８回
路に好適な高速バス回路に関する。
路に好適な高速バス回路に関する。
従来のダイナミック動作における、プリチャージ回路の
高速化は、特電＠５６−６０６２号公報に記載のように
、プリチャージの必要な周辺回路を［６個に分担させる
ものとなっていた。
高速化は、特電＠５６−６０６２号公報に記載のように
、プリチャージの必要な周辺回路を［６個に分担させる
ものとなっていた。
上記従来技術は、プリチャージ回路の分散化を図ってい
るが、チップでの高速化を目的としたものでるり、大容
量負荷であるチップ間バス回路における。多数個の同時
切換の点について配点がされておらず、プリチャージ電
流によるノイズの問題がめった。
るが、チップでの高速化を目的としたものでるり、大容
量負荷であるチップ間バス回路における。多数個の同時
切換の点について配点がされておらず、プリチャージ電
流によるノイズの問題がめった。
本発明の目的は、多数個のトライステートゲートによる
バスのプリチャージ回路を提供することにある。
バスのプリチャージ回路を提供することにある。
上記自的は、バスの構成要素である個々のトライステー
トゲートにプリチャージ回路機能を持た・せ、全トライ
ステートゲートにより、同時にプリチャージを行う事に
より、プリチャージ電流を分散させることにより、達成
される。
トゲートにプリチャージ回路機能を持た・せ、全トライ
ステートゲートにより、同時にプリチャージを行う事に
より、プリチャージ電流を分散させることにより、達成
される。
バスを構成する全てのトライステートゲートは先ずプリ
チャージ期間中に同時に同一レベル（ハイ又はローレベ
ル）にパスラインをプリチャージ動作する。それによっ
て、プリチャージ電流は全トライステートゲートに分散
されるため、電源及び、グランドに発生するノイズは小
さくなるので。
チャージ期間中に同時に同一レベル（ハイ又はローレベ
ル）にパスラインをプリチャージ動作する。それによっ
て、プリチャージ電流は全トライステートゲートに分散
されるため、電源及び、グランドに発生するノイズは小
さくなるので。
他の出力ゲートに誤パルスを発生させることがなくなる
ので、誤動作することがない。
ので、誤動作することがない。
以下、本発明の一実施例を第１図によプ説明する。
ＭＯＳによるＬＳＩｏｌ、ｔｌ及びｎｌは、トライステ
ートゲート０２を各々のＬＳＩに、多数有し、その出力
は各ＬＳＩに対応するビットがパスライン０７により結
巌され、バス構造となっている。このパスライン０７に
はデータを入力するためのゲートも、勿論存在する訳で
るるか本発明の説明のためには不要であるため省略する
。
ートゲート０２を各々のＬＳＩに、多数有し、その出力
は各ＬＳＩに対応するビットがパスライン０７により結
巌され、バス構造となっている。このパスライン０７に
はデータを入力するためのゲートも、勿論存在する訳で
るるか本発明の説明のためには不要であるため省略する
。
ドライステートゲ−）０２にはデータ人力０５とパスラ
インプリディスチャージのためのりａツク人力０６を持
ち、第２図に示すタイムチャートによシ動作を行う。Ｌ
ＳＩ内のトライステートゲート０２は、最終段のＮＭＯ
８プツシ為プルバッファとその前段のゲート及びインバ
ータの制御部から構成される。前記バッファと制御部の
グランドラインインダクタンス０３及び電源ラインイン
ダクタンス０４は、バッファの充放電電流経路の共通イ
ンピーダンスとなシ、制御部にノイズが発生するのを防
止するため、分離してＬＳＩの外部のプリント基板の電
源及びグラウンドに各々を接続する。
インプリディスチャージのためのりａツク人力０６を持
ち、第２図に示すタイムチャートによシ動作を行う。Ｌ
ＳＩ内のトライステートゲート０２は、最終段のＮＭＯ
８プツシ為プルバッファとその前段のゲート及びインバ
ータの制御部から構成される。前記バッファと制御部の
グランドラインインダクタンス０３及び電源ラインイン
ダクタンス０４は、バッファの充放電電流経路の共通イ
ンピーダンスとなシ、制御部にノイズが発生するのを防
止するため、分離してＬＳＩの外部のプリント基板の電
源及びグラウンドに各々を接続する。
第２図のタイミングチャートの波形によｐ、第１図のバ
ス回路の動作を説明する。
ス回路の動作を説明する。
クロック入力０６には、バスの毎サイクルの先頭におい
て、パスライン０７をグリディスチャージを行うための
ａ−クロックを供給する。このプリディスチャージの終
了直後にデータ人力０５よシ、バスにデータを送シ出丁
。この時データ人力０５をａ−レベルにするとトライス
テートゲート０２はバス２イン０７に極性反転出力であ
るハイレヘルヲ出力し、ａ−レベルであったパスライン
０７ｆｔハイレベルにチャージを行う。バス？インにデ
ータを送出しない場合には、データ人力０５をハイレベ
ルのマヘに保っておけば、トライステートゲート０２の
出力はハイインピーダンスとなり、パスライン０７はａ
−レベルを保持する。
て、パスライン０７をグリディスチャージを行うための
ａ−クロックを供給する。このプリディスチャージの終
了直後にデータ人力０５よシ、バスにデータを送シ出丁
。この時データ人力０５をａ−レベルにするとトライス
テートゲート０２はバス２イン０７に極性反転出力であ
るハイレヘルヲ出力し、ａ−レベルであったパスライン
０７ｆｔハイレベルにチャージを行う。バス？インにデ
ータを送出しない場合には、データ人力０５をハイレベ
ルのマヘに保っておけば、トライステートゲート０２の
出力はハイインピーダンスとなり、パスライン０７はａ
−レベルを保持する。
本発明によれば、パスラインのプリディスチャージの丸
めの放電電流は、バスに接続された各Ｌ８１の全てのト
ライステートゲート０２により、同時に動作を行うため
、全ＬＳＩに分散させることができるので、グランドラ
インインダクタンス０３によるグランドノイズを極めて
小さくすることが可能となる。一方選択された１つのＬ
８Ｉかラハイレベルをパスライン０７に送り出す場合に
おいては、１つのドライステートゲ−）０２で、バスの
全ての充電電流を供給することが必要であるが、本実施
例においては、ＮＭＯ８プツシ−回路でるることと、電
源を分離していることによシミ源うインインダクタンス
０４によるノイズは、パスライン０７には発生しない。
めの放電電流は、バスに接続された各Ｌ８１の全てのト
ライステートゲート０２により、同時に動作を行うため
、全ＬＳＩに分散させることができるので、グランドラ
インインダクタンス０３によるグランドノイズを極めて
小さくすることが可能となる。一方選択された１つのＬ
８Ｉかラハイレベルをパスライン０７に送り出す場合に
おいては、１つのドライステートゲ−）０２で、バスの
全ての充電電流を供給することが必要であるが、本実施
例においては、ＮＭＯ８プツシ−回路でるることと、電
源を分離していることによシミ源うインインダクタンス
０４によるノイズは、パスライン０７には発生しない。
従ってローレベル、ハイレベルどちらのレベルｖｃＳい
てモ、バス回路の同時駆動による電流ノイズの発生を防
止品来る効果がある・
てモ、バス回路の同時駆動による電流ノイズの発生を防
止品来る効果がある・
第１図は本発明の一実施例のバス回路図、第２図は第１
図のバス回路の各部波形を示すタイムチャートである。 ０１ ・Ｌ８Ｉ ０１． ０．２−）フイステートゲー
ト、０３−・・グランドラインインダクタンス、０４−
電源ラインインダクタンス、 ０５・−データ入力、０６・−クロック入力、０７・−
パスライン、 １ｌ−４ｔＳ１１１． １５−データ入力。
図のバス回路の各部波形を示すタイムチャートである。 ０１ ・Ｌ８Ｉ ０１． ０．２−）フイステートゲー
ト、０３−・・グランドラインインダクタンス、０４−
電源ラインインダクタンス、 ０５・−データ入力、０６・−クロック入力、０７・−
パスライン、 １ｌ−４ｔＳ１１１． １５−データ入力。
Claims (1)
- １、ハイレベル、ローレベルとハイインピーダンスの３
つの出力状態を有する、複数のトライスラートゲートの
出力間を結線するバス回路にて、先ずバスのレベルを確
定させるためにプリチャージ動作を行い、続いて選択さ
れた１つのトライステートゲートをエネーブル状態にし
て、データをバス上に送り出す、いわゆるダイナミック
型のバス動作において、前記バスレベル確定のためのプ
リチャージ動作を、バスに接続された全てのトライステ
ートゲートをプリチャージ期間中全てエネーブル状態に
して同一レベルを出力させる事により行い、バスに接続
されるトライステートゲート数の増加に応じたプリチャ
ージで回路数を設け、次に選択された１つのトライステ
ートゲートのみをエネーブル状態とし、プリチャージの
バスレベルとは逆のデータ出力をバス上に送出すること
を特徴とする高速バス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321234A JP2585330B2 (ja) | 1987-12-21 | 1987-12-21 | 高速バス回路の動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321234A JP2585330B2 (ja) | 1987-12-21 | 1987-12-21 | 高速バス回路の動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01163812A true JPH01163812A (ja) | 1989-06-28 |
| JP2585330B2 JP2585330B2 (ja) | 1997-02-26 |
Family
ID=18130311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321234A Expired - Lifetime JP2585330B2 (ja) | 1987-12-21 | 1987-12-21 | 高速バス回路の動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585330B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6014303A (en) * | 1997-10-28 | 2000-01-11 | Nec Corporation | Overcurrent preventing device |
| US6118311A (en) * | 1998-03-10 | 2000-09-12 | Nec Corporation | Output circuit capable of suppressing bounce effect |
| US6642755B2 (en) | 1998-03-09 | 2003-11-04 | Nec Corporation | Bus driver having noise removing circuit formed by pull-up resistor |
-
1987
- 1987-12-21 JP JP62321234A patent/JP2585330B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6014303A (en) * | 1997-10-28 | 2000-01-11 | Nec Corporation | Overcurrent preventing device |
| US6642755B2 (en) | 1998-03-09 | 2003-11-04 | Nec Corporation | Bus driver having noise removing circuit formed by pull-up resistor |
| US6118311A (en) * | 1998-03-10 | 2000-09-12 | Nec Corporation | Output circuit capable of suppressing bounce effect |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2585330B2 (ja) | 1997-02-26 |
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