JPH01147584U - - Google Patents

Description

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本考案による標準データ発生装置の一
実施例を示すブロツク図、第２図は本考案におけ
るメモリ内容説明図、第３図は本考案における動
作説明タイムチヤート、第４図は従来例のブロツ
ク図、第５図は従来例のメモリ内容説明図、第６
図は従来における動作説明タイムチヤートである
。 １……ＣＰＵバス、２……シグナルメモリのデ
ータバス、３……シグナルメモリのデータバスト
ランシーバ、４……シグナルメモリのデータバス
トランシーバ入出力、５ａ……ＣＰＵバスからの
シグナルメモリアドレス、５ｂ……アドレスカウ
ンタからのシグナルメモリアドレス、６……シグ
ナルメモリ、６_１〜６Ｎ……チヤネル１〜Ｎシグ
ナルメモリ、７……シグナルメモリ出力、７_１〜
７Ｎ……チヤネル１〜Ｎシグナルメモリ出力、８
……出力ラツチ、８_１〜８Ｎ……チヤネル１〜Ｎ
出力ラツチ、９……デイジタル出力、９_１〜９Ｎ
……チヤネル１〜Ｎデイジタル出力、１０……シ
グナルメモリアドレスカウンタ、１１……同期ク
ロツク、１２……タイムベース、１３……シグナ
ルメモリアドレスコンパレータ、１４ａ……シグ
ナルメモリアドレスコンパレータ比較出力、１４
ｂ……シグナルメモリアドレスコンパレータ比較
インバート出力、１５ａ……シグナルメモリスタ
ートアドレス、１５ｂ……シグナルメモリエンド
アドレス、１６……チヤネル結合ＯＲゲート、１
７_２，〜１７Ｎ……複数チヤネル出力ゲート、１
８_２〜１８Ｎ……チヤネル２〜Ｎ結合ゲート、１
９_ａ１〜１９_ａＮ……チヤネル１〜Ｎゲート出力
、１９_ｂ２〜１９_ｂＮ……チヤネル２〜Ｎ結合ゲ
ート出力、２０……メモリ結合レジスタＣＰＵバ
ス、２１……メモリ結合レジスタ、２２……メモ
リ結合レジスタ出力、２３……メモリ結合レジス
タインバートゲート、２４……メモリ結合レジス
タインバートゲート出力、２５……メモリセレク
タレジスタＣＰＵバス、２６……メモリセレクタ
レジスタ、２７……メモリセレクタレジスタ出力
、２８……メモリセレクタＯＲゲート、２９_１〜
２９Ｎ……チヤネル１〜Ｎメモリセレクト出力、
３０……シグナルメモリスタートアドレスレジス
タ、３１……シグナルメモリスタートアドレスレ
ジスタＣＰＵバス、３２……シグナルメモリエン
ドアドレスレジスタ、３３……シグナルメモリエ
ンドアドレスレジスタＣＰＵバス、３４……メモ
リチヤネルカウンタ、３５……メモリチヤネルカ
ウンタ出力、３６……メモリチヤネルコンパレー
タ、３７……メモリチヤネルコンパレータ出力、
３８……メモリチヤネルナンバーレジスタ、３９
……メモリチヤネルナンバーレジスタ出力、４０
……メモリチヤネルナンバーレジスタＣＰＵバス
、４１……シグナルメモリアドレスコンパレータ
インバートゲート、４２……チヤネルカウントデ
コーダ、４３……チヤネルカウントデコーダ出力
。 Fig. 1 is a block diagram showing an embodiment of the standard data generating device according to the present invention, Fig. 2 is a diagram explaining the contents of the memory in the present invention, Fig. 3 is a time chart explaining the operation in the present invention, and Fig. 4 is a conventional example. Fig. 5 is a diagram explaining the memory contents of the conventional example, and Fig. 6 is a block diagram of the conventional example.
The figure is a time chart explaining the conventional operation. 1...CPU bus, 2...Data bus of signal memory, 3...Data bus transceiver of signal memory, 4...Data bus transceiver input/output of signal memory, 5a...Signal memory address from CPU bus, 5b... ...Signal memory address from address counter, 6... Signal memory, 6 ₁ to 6N... Channel 1 to N signal memory, 7... Signal memory output, 7 ₁ to
7N...Channel 1 to N signal memory output, 8
...Output latch, 8 ₁ ~ 8N ... Channel 1 ~ N
Output latch, 9...Digital output, 9 ₁ ~ 9N
... Channel 1 to N digital output, 10 ... Signal memory address counter, 11 ... Synchronous clock, 12 ... Time base, 13 ... Signal memory address comparator, 14a ... Signal memory address comparator comparison output, 14
b...Signal memory address comparator comparison invert output, 15a...Signal memory start address, 15b...Signal memory end address, 16...Channel coupling OR gate, 1
7 ₂ , ~17N...Multi-channel output gate, 1
8 ₂ ~ 18N...Channel 2 ~ N coupling gate, 1
9 _a1 to 19 _a N... Channel 1 to N gate output, 19 _b2 to 19 _b N... Channel 2 to N coupling gate output, 20... Memory coupling register CPU bus, 21... Memory coupling register, 22... Memory coupling register output, 23...Memory coupling register invert gate, 24...Memory coupling register invert gate output, 25...Memory selector register CPU bus, 26...Memory selector register, 27...Memory selector register output, 28... ...Memory selector OR gate, 29 ₁ ~
29N...Channel 1~N memory select output,
30...Signal memory start address register, 31...Signal memory start address register CPU bus, 32...Signal memory end address register, 33...Signal memory end address register CPU bus, 34...Memory channel counter, 35... Memory channel counter output, 36...Memory channel comparator, 37...Memory channel comparator output,
38...Memory channel number register, 39
...Memory channel number register output, 40
...Memory channel number register CPU bus, 41...Signal memory address comparator invert gate, 42...Channel count decoder, 43...Channel count decoder output.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 予め所定のデータの格納が可能なメモリ回路を
備え、このメモリ回路の繰返し読出しにより、所
定の一定周期ごとに所定の一定パターンを保つて
変化する標準データを発生するための、標準デー
タ発生装置において、メモリ回路ブロツクを複数
個設け、該ブロツク毎の複数チヤネルの異なるデ
ータを発生する手段と、前記メモリ回路ブロツク
を複数ブロツクを合体して、１チヤネル大容量デ
ータとして発生する手段と、複数チヤネルと大容
量１チヤネルを選択する手段とを有することを特
徴とする標準データ発生装置。 In a standard data generator, which is equipped with a memory circuit capable of storing predetermined data in advance, and generates standard data that changes while maintaining a predetermined constant pattern every predetermined period by repeatedly reading the memory circuit. , a means for providing a plurality of memory circuit blocks and generating different data in a plurality of channels for each block; a means for combining the plurality of memory circuit blocks to generate one channel of large capacity data; and a plurality of channels. 1. A standard data generating device comprising means for selecting one large capacity channel.